通信原理課程設(shè)計(jì)-基于vhdl硬件程序語言的hdb3的編譯碼-全文預(yù)覽
【正文】 hitecture rtl of hdb3c is signal even:std_logic。 entity hdb3c is port(reset,clk: in std_logic。 end。D0(0)。 and D0(3)=39。139。 process(reset,clk) is begin if reset=39。)then even=0。 elsif(D1(0)=39。039。)then flag=1。event)then if (D1(3)=39。 even=0。 end process。 D0(3)=datain(0)。 begin process(clk,datain)is begin if(clk=39。 dout: out std_logic_vector(1 downto 0))。 use 。 end if。 沒連 4個(gè) 0 end if。 then counter=counter+1。139。039。 dout: out std_logic_vector(1 downto 0))。 插 v 模塊 library ieee。 S2=S1。 AND CLK39。 THEN S1(0)=39。 END ENTITY。 通信原理課程設(shè)計(jì)（河海大學(xué)） 通信工程專業(yè) 16 附錄 A：參考書目 一、 第五版通信原理課本 二、 河海大學(xué)通信原理課程設(shè)計(jì)的電子文檔 三、 網(wǎng)上的相關(guān)資料 附錄 B：程序清單 m 序列： 五級(jí) m序列發(fā)生器 LIBRARY IEEE。同時(shí)覺得自己對(duì)這方面 也有了興趣，為自己今后找到了興趣點(diǎn)。感覺很有成就感。 Y=S2(0)。EVENT) THEN S1=(S2(0) XOR S2(3))amp。139。 公式是： x5 +x2+1 核心代碼如下： SIGNAL S1,S2: STD_LOGIC_VECTOR(4 DOWNTO 0)。 end if。139。039。139。 process(clk)is begin if(clk=39。D0(0)=D0(1)。039。039。D0(0)=D0(1)。039。 process(clk,datain) is begin if(clk=39。event)then D1(2 downto 1)=D1(3 downto 2)。 編碼部分 的仿真波形： 輸入是 100001000011000011 輸出是 1 000 1 +1 000 +1 1 +1 1 00 1 +1 1 譯碼： 此部比較簡(jiǎn)單，其核心代碼如下： t=datain。 else dout=00。 else even=39。139。 then Start Addb_out=v Addb_out=1,b Even=1 Even=1 Polar_out=+1 Polar_out=1 Polar_out=0 Polar_out=1 Polar_out=+1 Y Y Y Y N N N 通信原理課程設(shè)計(jì)（河海大學(xué)） 通信工程專業(yè) 10 dout=11。139。 then even=39。 end process。 else dout=D1(0)amp。139。 elsif(clk=39。 end process。139。)then even=even+1。 if(D1(0)=39。139。 and clk39。 then Start Dff[0]=1 Dff[3]=1 Flag=1 Flag=0 Even=even+1 Dff[0]=1 Even=0 Yes no yes no yes 通信原理課程設(shè)計(jì)（河海大學(xué)） 通信工程專業(yè) 8 flag=0。 end if。event)then D1(3)=datain(1)。 2．插“ B”模塊的設(shè)計(jì)思想 下面開始加 b 的算法 ,主要問題是要把過去的數(shù)據(jù)拿來處理 ,這個(gè)在通信里很常用 ,一般方法是將輸入的數(shù)據(jù) ,放入一串寄存器中 ,處理完之后 ,在輸出 ,或者邊處理邊輸出 . 由加 v和加 b的準(zhǔn)則可以知道 ,v前面必定有 3個(gè) 0,加 b的目的就是要把 0 0 0 中的第一個(gè)設(shè)置成 b 而且極性和 v 相反 .這個(gè)算法就是把過去的三個(gè)數(shù)據(jù)比較如果是三個(gè) 0,就處 理第一個(gè) 0. 所以可以設(shè)四個(gè)寄存器 . 輸入的數(shù)據(jù) : 1 1 0 0 0 1 每個(gè)寄存器所接受過的數(shù)據(jù)的順序 : 1 1 0 1 0 0 1 0 0 0 0 0 0 1 由此可見算法很明了 .設(shè)置兩個(gè)臨時(shí) reg變量 even,flag. Flag 用來標(biāo)志兩個(gè) v 之間 ,即如果輸入為 11(v)則 flag=1,如果 ,輸入為 others則輸出為 0。 1 碼 counter=0。 counter=0。event) then if datain=39。dout=00。 第二節(jié) HDB3 的程序及仿真時(shí)序圖 一、 HDB3 的程序 編碼： 插“ V”模塊的設(shè)計(jì)思想 插“ V”模塊的功能實(shí)際上是對(duì)消息代碼里的四連 0串進(jìn)行檢測(cè)，當(dāng)出現(xiàn)四個(gè)連 0串時(shí)，把第四個(gè)“ 0”變換成符號(hào)“ V”，在其他情況下，則保持消息代碼的原樣輸出。例如： 代碼 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 HDB3 1 0 0 0 V +1 0 0 0 +V 1 +1 B 0 0 V +1 1 HDB3譯碼原理： HDB 3 碼的編碼規(guī)則比較復(fù)雜，但譯碼簡(jiǎn)單。 第三節(jié) HDB3 的編碼原理簡(jiǎn)介 HDB3碼的編碼原理 ： HDB3 碼的全稱是三階高密度雙極性碼，編碼
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