【導(dǎo)讀】隨著EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴大與深入，EDA技術(shù)在電子信息、通信、自動、控制及計算機應(yīng)用等領(lǐng)域的重要性日益突出。以下就是運用數(shù)字電子設(shè)計出的交通燈，其中紅燈亮,表示該條路禁止通行；黃燈亮表示停車；綠燈亮表示允許通行。第二階段，以硬件描述語言為系統(tǒng)邏輯描述的表達方式在EDA軟件平臺上編寫源程序，要求設(shè)計合理、性能得到優(yōu)化、器件利用率最高。最后下載配置至EDA實驗箱中檢測設(shè)計結(jié)果實現(xiàn)最后的設(shè)計與仿真。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。

　　

【正文】 通燈設(shè)計中的各模塊程序一、控制部分的VHDL程序library ieee。use 。use 。entity ledcontrol is port(reset,clk,urgen:in std_logic。 tate:out std_logic_vector(1 downto 0)。 sub,set1,set2 :out std_logic)。end ledcontrol。architecture function of ledcontrol is signal count: std_logic_vector(6 downto 0)。 signal subtemp: std_logic。beginsub=subtemp and (not clk)。statelabel:process(reset,clk)beginif reset=39。139。then count=0000000。 state=00。 elsif clk39。event and clk=39。139。then if urgen=39。039。then count=count+1。subtemp=39。139。else subtemp=39。039。end if。 if count=0 then state=00。set1=39。139。set2=39。139。 elsif count=25 then state=01。set1=39。139。 elsif count=30 then state=10。set1=39。139。set2=39。139。 elsif count=45 then state=11。set2=39。139。 elsif count=50 then count=0000000。else set1=39。039。set2=39。039。end if。end if。end process statelabel。end function。二、顯示部分的VHDL程序library ieee。use 。use 。entity ledshow is port(clk,urge:in std_logic。 state:in std_logic_vector(1 downto 0)。 sub,set1,set2:in std_logic。 r1,g1,y1,r2,g2,y2:out std_logic。 led1,led2:out std_logic_vector(7 downto 0))。end ledshow。architecture function of ledshow is signal count1,count2:std_logic_vector(7 downto 0)。 signal setstate1,setstate2:std_logic_vector(7 downto 0)。 signal tg1,tg2,tr1,tr2,ty1,ty2 :std_logic。beginled1=11111111when urgen=39。139。and clk=39。039。 else count1。led2=11111111when urgen=39。139。and clk=39。039。 else count2。tg1=39。139。when state=00and urgen=39。039。 else 39。039。ty1=39。139。when state=01and urgen=39。039。 else 39。039。tr1=39。139。when state(1)=39。139。or urgen=39。139。 else 39。039。tg2=39。139。when state=10and urgen=39。039。 else 39。039。ty2=39。139。when state=11and urgen=39。039。 else 39。039。tr2=39。139。when state(1)=39。039。or urgen=39。139。 else 39。039。setstate1= 00100101when state=00else 00000101when state=01else 00100000。setstate2= 00010101when state=10else 00000101when state=11else 00110000。label2:process(sub)beginif sub39。event and sub=39。139。thenif set2=39。139。then count2=setstate2。elsif count2(3 downto 0)=0000 then count2=count27。else count2=count21。 end if。 g2=tg2。 r2=tr2。 y2=ty2。end if。end process label2。label1:process(sub)beginif sub39。event and sub=39。139。thenif set1=39。139。then count1=setstate1。elsif count1(3 downto 0)=0000 then count1=count17。else count1=count11。end if。 g1=tg1。 r1=tr1。 y1=ty1。end if。end process label1。end function。三、分頻器部分的VHDL程序library ieee。use 。use 。entity divider is port(clk_in:std_logic。 reset:in std_logic。 clk:out std_logic)。end divider。architecture function of divider isconstant divide_period:t_short:=1000。begin process(clk_in,reset) is variable t:t_short。 begin if(reset=39。139。)then t:=0。 clk=39。039。 elsif rising_edge(clk_in)then if(t=(divide_period/2))then clk=39。139。 t:=t+1。 elsif(t(divide_period1))then clk=39。039。 t:=t+1。 else t:=0。 end if。 end if。 end process。end function。四、p_alarm程序包library ieee。use 。package p_alarm issubtype t_digital is integer range 0 to 9。subtype t_short is integer range 0 to 65535。type t_clock_time is array(5 downto 0)of t_digital。type t_display is array(5 downto 0)of t_digital。end package p_alarm。