【正文】 std_logic。 flash_1Hz:out std_logic)。 end ponent。ponent traffic_mux PORT(reset:in std_logic。 clk:in std_logic。 ena_scan:in std_logic。 recount:in std_logic。 sign_state:in std_logic_vector(1 downto 0)。 load:out std_logic_vector(7 downto 0))。end ponent。ponent count_down Port(reset:in std_logic。 clk:in std_logic。 ena_1Hz:in std_logic。 recount:in std_logic。 load:in std_logic_vector(7 downto 0)。 seg7:out std_logic_vector(15 downto 0)。 next_state:out std_logic)。end ponent。ponent traffic_CON Port(reset:in std_logic。 clk:in std_logic。 ena_scan:in std_logic。 ena_1Hz:in std_logic。 flash_1Hz:in std_logic。 a_m:in std_logic。 st_butt:in std_logic。 next_state:in std_logic。 recount:out std_logic。 sign_state:out std_logic_vector(1 downto 0)。 red:out std_logic_vector(1 downto 0)。 green:out std_logic_vector(1 downto 0)。 yellow:out std_logic_vector(1 downto 0))。end ponent。signal ena_scan_1:std_logic。signal ena_1Hz_1:std_logic。signal flash_1Hz_1:std_logic。signal recount_1:std_logic。signal next_state_1:std_logic。signal sign_state_1:std_logic_vector(1 downto 0)。signal load:std_logic_vector(7 downto 0)。begin u1:clk_genport map(RE,clk,ena_scan_1,ena_1Hz_1,flash_1Hz_1)。 u2:traffic_muxport map(RE,clk,ena_scan_1,recount_1,sign_state_1,load)。 u3:count_downport map(RE,clk,ena_1Hz_1, recount_1,load,S,next_state_1)。 u4:traffic_CONport map(RE,clk,ena_scan_1,ena_1Hz_1,flash_1Hz_1,K1,K2,next_state_1,recount_1,sign_state_1,R,G,Y)。NEXT_S=next_state_1。End behave。 交通控制器頂層電路Traffic_TOP的仿真輸出波形和元件符號(hào)交通控制器頂層電路的仿真輸出波形圖354中，控制器輸入信號(hào)有以下幾種。CLK：由外界信號(hào)發(fā)生器提供1Hz的時(shí)鐘脈沖信號(hào)。RE：系統(tǒng)內(nèi)部自復(fù)位信號(hào)。K1：手動(dòng)、自動(dòng)切換鈕（1：自動(dòng)，0：手動(dòng)）。K2：紅綠燈狀態(tài)切換鍵（每按一次就切換一個(gè)狀態(tài)）（使用在手動(dòng)模式下）。輸出信號(hào)有以下幾種：NEXT_S：當(dāng)計(jì)數(shù)器計(jì)時(shí)完畢時(shí)，產(chǎn)生一個(gè)脈沖信號(hào)，作為轉(zhuǎn)態(tài)觸發(fā)信號(hào)。R[1..0]：負(fù)責(zé)顯示紅燈的亮滅（共2位，4種狀態(tài)）。G[1..0]：負(fù)責(zé)顯示綠燈的亮滅（共2位，4種狀態(tài)）。Y[1..0]：負(fù)責(zé)顯示黃燈的亮滅（共2位，4種狀態(tài)）。S[15..0]：負(fù)責(zé)將十位的計(jì)數(shù)數(shù)值轉(zhuǎn)換成BCD碼，并利用七段顯示器顯示。S[7..0]：負(fù)責(zé)將個(gè)位的計(jì)數(shù)數(shù)值轉(zhuǎn)換成BCD碼，并利用七段顯示器顯示。4. 系統(tǒng)硬件仿真仿真通過后，針對(duì)EP1K30QC2083 FPGA芯片進(jìn)行管腳配置，將模塊化代碼下載到FPGA中，在KFF1型 CPLD/FPGA實(shí)驗(yàn)開發(fā)系統(tǒng)驗(yàn)證程序的正確性。首先我們需將在軟件仿真中的時(shí)鐘頻率進(jìn)行相應(yīng)修改，以完成硬件的仿真模擬，代碼在上文已給出。本實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)板和下載板兩部分組成。下載板可以和主板配合完成數(shù)字電路及CPLD/FPGA的各種開發(fā)和實(shí)驗(yàn)，也可以單獨(dú)做實(shí)際應(yīng)用的應(yīng)用版。裝好硬件驅(qū)動(dòng)后，點(diǎn)擊Quartus錯(cuò)誤！未找到引用源。界面中的（PIN PLANNER）進(jìn)行管腳分配，根據(jù)代碼及說明書，得到如下分配表，如圖41。數(shù)碼管右邊兩位顯示倒計(jì)時(shí)，仿真結(jié)果如圖43。 圖43（a）東西綠30s,南北紅30s 圖43（b）東西黃5s，南北紅5s 圖43（c）東西紅20s，南北綠20s 圖43（d）東西紅5s，南北黃5s 這次一整天的EDA課程設(shè)計(jì)，可以說是苦多于甜，但是不僅鞏固了以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。在程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時(shí)，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到正確的顯示:在設(shè)定輸入的時(shí)鐘信號(hào)后，計(jì)時(shí)開始，但是始終看不到紅黃綠燈的變化。后來，在幾次的調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r(shí)鐘信號(hào)對(duì)于器件的延遲時(shí)間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：Endtime的值需要設(shè)置的長一點(diǎn)：1000us左右，這樣就可以觀察到完整的仿真結(jié)果。通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固，最后在老師的辛勤的指導(dǎo)下，終于游逆而解，有點(diǎn)小小的成就感，終于覺得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的。最后，對(duì)給過我?guī)椭耐瑢W(xué)和老師再次表示忠心的感謝！參考文獻(xiàn)[l] 莊新敏《Quartus Ⅱ用戶指南及仿真實(shí)現(xiàn)》國防工業(yè)出版社 2001年[2] 張亦華 《數(shù)字電路EDA入門VHDL程序?qū)嵗繁本┼]電大學(xué)出版社 2003年[3] 馬臨超 《基于VHDL語言的交通燈控制器設(shè)計(jì)》河南機(jī)電高等?？茖W(xué)校學(xué)報(bào) 2008年[4] 侯伯亨 《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)》西安電子科技大學(xué)出版社 1999年[5] 任勇峰 《VHDL與硬件實(shí)現(xiàn)速成》國防工業(yè)出版社 2005年19 / 2