數(shù)字邏輯與數(shù)字集成電路(第2版)第1章第1章-資料下載頁
2025-07-25 08:49本頁面
【正文】 A X + B A X ?B A X ?例 1: 異或邏輯 BABAF ??A B F 0 0 1 0 0 1 1 1 0 1 1 0 A,B不相同時(shí) , F為 1； A,B相同時(shí) , F為 0；因此稱異或邏輯或半加邏輯。 表示為： F＝ A B AB F邏輯符號(hào) 異或邏輯的實(shí)現(xiàn) AB FBAABF ??與－或－非 BAABFBABAF ????或非－或非 BAABF與非－與非 BABAF ??BAABFBABAF ??與－或 BAABF例題 邏輯問題的描述：邏輯設(shè)計(jì)的第一步。 由文字?jǐn)⑹龅脑O(shè)計(jì)要求，抽象為邏輯表達(dá)式的過程。然后才能化簡、實(shí)現(xiàn)。 例 1：設(shè)計(jì)一個(gè)多數(shù)表決邏輯電路，判別 A B C三人中是否為多數(shù)贊同。 解：輸入為 0，表示反對(duì)； 輸入為 1，表示贊同； 當(dāng) ABC中有兩個(gè)和兩個(gè)以上為 “ 1”時(shí)，表示多數(shù)贊同， F＝ 1；否則 F＝ 0。 C B A F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 多數(shù)表決邏輯電路的真值表 F＝ m3+m5+ m6+m7 例 2： 1位二進(jìn)制全加器的設(shè)計(jì)與實(shí)現(xiàn) （不考慮進(jìn)位叫半加 ， 考慮進(jìn)位叫全加 ） 真值表 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 Cn Fn Cn1 Yn Xn 框圖 Cn Fn Xn Yn Cn1 ∑ 3個(gè)輸入 2個(gè)輸出 輸 入 輸 出 全加器邏輯的卡諾圖化簡 0 1 0 1 1 0 1 0 Xn Yn Cn1 00 01 11 10 0 1 nF1 1 1 0 0 1 0 0 Xn Yn Cn1 00 01 11 10 0 1 nC111 )( ??? ?????? nnnnnnnnnnnn CYXYXCYCXYXC)()()(1111111nnnnnnnnnnnnnnnnnnnnnnnnnnYXCYXYXCYXYXCCYXCYXCYXCYXF??????????????????實(shí)現(xiàn)方案一 Fn用異或門實(shí)現(xiàn) Cn用 ”與非 ”門實(shí)現(xiàn) Cn用 ”與或非 ”門實(shí)現(xiàn) Xn Yn Cn1 Fn Xn Yn Cn1 Cn Cn Xn Yn Cn1 實(shí)現(xiàn)方案二 直接由最小項(xiàng)用與或非門實(shí)現(xiàn)，需要 3級(jí)門 實(shí)現(xiàn)方案三 寫 的表達(dá)式 F C1111 ???? ???? nnnnnnnnnnnn CYXCYXCYXCYXF1111 ???? ????? nnnnnnnnnnnn CYXCYXCYXCYXFF11 ?? ??? nnnnnnn CYCXYXC11 ?? ???? nnnnnnnn CYCXYXCC經(jīng)變換后只要 2級(jí)門。 實(shí)現(xiàn)方案三（續(xù)） 組合邏輯：電路的輸出只是和當(dāng)前狀態(tài)有關(guān)，和過去的狀態(tài)無關(guān)。 A B F A B F 理想情況：門電路沒有延遲 F＝ A B ?組合邏輯：電路的輸出只是和當(dāng)前狀態(tài)有關(guān)，和過去的狀態(tài)無關(guān)。 A B F A B F pDtpDt實(shí)際情況：門電路存在延遲 因此要盡量減少級(jí)數(shù)。 pDt組合邏輯：電路的輸出只是和當(dāng)前狀態(tài)有關(guān)，和過去的狀態(tài)無關(guān) 。 A B F A B F pHLtpLHt實(shí)際情況：門電路存在延遲 前沿延遲與后沿延遲不相等 本章重點(diǎn)： 邏輯代數(shù)與邏輯函數(shù)的概念 邏輯函數(shù)的化簡，重點(diǎn)是 4變量卡諾圖 作業(yè)： (2)(3)。 (1)(2)。 。 (2)(3)。 (3)。 (4)。 (1)。 (1)
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號(hào)-1