【導(dǎo)讀】己的硬件和數(shù)據(jù)格式用VHDL語言編寫PS2鍵盤數(shù)據(jù)采集，雙口RAM緩存，在這個(gè)過程中需要選擇適當(dāng)?shù)脑?，合理的電路圖扎實(shí)的焊接技術(shù)，基。VHDL開發(fā)軟件編寫程序，會(huì)運(yùn)用相關(guān)軟件對(duì)程序進(jìn)行防真，并下載到芯片中，調(diào)試，直到達(dá)到預(yù)期目的。器，PS2鍵盤，50MHZ晶震和若干電阻組成。模塊劃分比較嚴(yán)謹(jǐn)，因此比較容易理解。畢業(yè)設(shè)計(jì)的目的是為了了解基本電路的設(shè)計(jì)流程，豐富自己的知識(shí)和理論，鞏固所學(xué)習(xí)的知識(shí)，提高自己的動(dòng)手能力和實(shí)驗(yàn)?zāi)芰?，從而具備一定的設(shè)計(jì)能力。我做的畢業(yè)設(shè)計(jì)注重于對(duì)FPGA和VHDL語言的理解，為自己奠定基礎(chǔ)，在進(jìn)一步的了解FPGA的工作原理，內(nèi)部結(jié)構(gòu)和工作狀態(tài)，以及下載方式。件部分介紹，主要器件，可編程邏輯器件的發(fā)展歷程，可編程邏輯器件的分類，而提高了PC機(jī)處理數(shù)據(jù)的速度。輸入狀態(tài)的函數(shù)，它含有儲(chǔ)存元件。陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

　　

【正文】 Capture System），用于生成 IP Core 的 Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的 StateCAD 以及用于約束文件編輯的Constraint Editor 等。 ? 綜合： ISE 的綜合工具不但包含了 Xilinx 自身提供的綜合工具 XST，同時(shí)還可以內(nèi)嵌 Mentor Graphics 公司的 LeonardoSpectrum 和Synplicity 公司的 Synplify，實(shí)現(xiàn)無縫鏈接。 ? 仿真： ISE 本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具 HDL Bencher，同時(shí)又提供了使用 Model Tech 公司的 Modelsim 進(jìn)行仿真的接口。 ? 實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí)序分析、管腳指定以及增量設(shè)計(jì)等高級(jí)功能。 ? 下載：下載功能包括了 BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了 ImPACT，功能是進(jìn)行設(shè)備配臵和通信，控制將程序燒寫到 FPGA 芯片中去。 軟件安裝的基本硬件要求 CPU 在 P III 以上，內(nèi)存大于 256M，硬盤大于 4G 的硬件環(huán)境安裝。為了更好地使用軟件，至少需要 512M 內(nèi)存， CPU 的主頻在 2GHz 以上。本書使用吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 37 的集成開發(fā)環(huán)境是 ISE ，仿真工具是 ModelSim ，綜合工具為 Synplify Pro 。其中 ISE、 ModelSim 軟件和 Synplify 軟件不同版本之間的差異不是很大，所以操作和設(shè)計(jì)結(jié)果的差別也是很小的。 基于 ISE 的實(shí)現(xiàn) 所謂實(shí)現(xiàn)（ Implement）是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的 。實(shí)現(xiàn)主要分為 3 個(gè)步驟：翻譯（ Translate）邏輯網(wǎng)表，映射（ Map）到器件單元與布局布線（ Place amp。 Route）。翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為 Xilinx 特定器件的底層結(jié)構(gòu)和硬件原語（具體的原語詳見第 3 章中的原語介紹）。映射的主要作用是將設(shè)計(jì)映射到具體型號(hào)的器件上（ LUT、 FF、 Carry 等）。布局布線步驟調(diào)用 Xilinx 布局布線器，根據(jù)用戶約束和物理約束，對(duì)設(shè)計(jì)模塊進(jìn)行實(shí)際的布局，并根據(jù)設(shè)計(jì)連接，對(duì)布局后的模塊進(jìn)行布線，產(chǎn)生 FPGA/CPLD 配臵文件。 在翻譯過程中，設(shè)計(jì) 文件和約束文件將被合并生成 NGD（原始類型數(shù)據(jù)庫）輸出文件和 BLD 文件，其中 NGD 文件包含了當(dāng)前設(shè)計(jì)的全部邏輯描述， BLD文件是轉(zhuǎn)換的運(yùn)行和結(jié)果報(bào)告。實(shí)現(xiàn)工具可以導(dǎo)入 EDN、 EDF、 EDIF、 SEDIF格式的設(shè)計(jì)文件，以及 UCF（用戶約束文件）、 NCF（網(wǎng)表約束文件）、 NMC（物理宏庫文件）、 NGC（含有約束信息的網(wǎng)表）格式的約束文件。翻譯項(xiàng)目包括 3個(gè)命令：【 Translation Report】用以顯示翻譯步驟的報(bào)告；【 Floorplan Design】用以啟動(dòng) Xilinx 布局規(guī)劃器（ Floorplanner）進(jìn)行手動(dòng)布局，提高布局器效率；【 Generate PostTranslate Simulation Model】用以產(chǎn)生翻譯步驟后仿真模型，由于該仿真模型不包含實(shí)際布線時(shí)延，所以有時(shí)省略此仿真步驟。 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 38 在映射過程中，由轉(zhuǎn)換流程生成的 NGD 文件將被映射為目標(biāo)器件的特定物理邏輯單元，并保存在 NCD（展開的物理設(shè)計(jì)數(shù)據(jù)庫）文件中。映射的輸入文件包括 NGD、 NMC、 NCD 和 MFP（映射布局規(guī)劃器）文件，輸出文件包括NCD、 PCF（物理約束文件）、 NGM 和 MRP（映射報(bào)告）文件。其中 MRP 文件是通過 Floorplanner 生成的布局約束文件， NCD 文件包含當(dāng)前設(shè)計(jì)的物理映射信息， PCF 文件包含當(dāng)前設(shè)計(jì)的物理約束信息， NGM 文件與當(dāng)前設(shè)計(jì)的靜態(tài)時(shí)序分析有關(guān)， MRP 文件是映射的運(yùn)行報(bào)告，主要包括映射的命令行參數(shù)、目標(biāo)設(shè)計(jì)占用的邏輯資源、映射過程中出現(xiàn)的錯(cuò)誤和告警、優(yōu)化過程中刪除的邏輯等內(nèi)容。映射項(xiàng)目包括如下命令：【 Map Report】用以顯示映射步驟的報(bào)告；【 Generate PostMap Static Timing】產(chǎn)生映射靜態(tài)時(shí)序分析報(bào)告，啟動(dòng)時(shí)序分析器（ Timing Analyzer）分析映射后靜態(tài)時(shí)序； 【 Manually Place amp。 Route （ FPGA Editor）】用以啟動(dòng) FPGA 底層編輯器進(jìn)行手動(dòng)布局布線，指導(dǎo) Xilinx 自動(dòng)布局布線器，解決布局布線異常，提高布局布線效率；【 Generate PostMap Simulation Model】用以產(chǎn)生映射步 驟后仿真模型，由于該仿真模型不包含實(shí)際布線時(shí)延，所以有時(shí)也省略此仿真步驟 布局和布線（ Place amp。 Route）：通過讀取當(dāng)前設(shè)計(jì)的 NCD 文件，布局布線將映射后生成的物理邏輯單元在目標(biāo)系統(tǒng)中放臵和連線，并提取相應(yīng)的時(shí)間 參數(shù)。布局布線的輸入文件包括 NCD 和 PCF 模板文件，輸出文件包括 NCD、DLY（延時(shí)文件）、 PAD 和 PAR 文件。在布局布線的輸出文件中， NCD 包含當(dāng)前設(shè)計(jì)的全部物理實(shí)現(xiàn)信息， DLY 文件包含當(dāng)前設(shè)計(jì)的網(wǎng)絡(luò)延時(shí)信息， PAD 文件包含當(dāng)前設(shè)計(jì)的輸入輸出（ I/O）管腳配臵信息， PAR 文件主要包括布局布線的命令行參數(shù)、布局布線中出現(xiàn)的錯(cuò)誤和告警、目標(biāo)占用的資源、未布線網(wǎng)絡(luò)、吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 39 網(wǎng)絡(luò)時(shí)序信息等內(nèi)容。布局布線步驟的命令與工具非常多：【 Place amp。 Route Report】用以顯示布局布線報(bào)告；【 Asynchronous Delay Report】用以顯示異步實(shí)現(xiàn)報(bào)告；【 Pad Report】用以顯示管腳鎖定報(bào)告；【 Guide Results Report】用以顯示布局布線指導(dǎo)報(bào)告，該報(bào)告僅在使用布局布線指導(dǎo)文件 NCD文件后才產(chǎn)生；【 Generate PostPlace amp。 Route Static Timing】包含了進(jìn)行布局布線后靜態(tài)時(shí)序分析的一系列命令，可以啟動(dòng) Timing Analyzer 分析布局布線后的靜態(tài)時(shí)序；【 View/Edit Place Design（ Floorplanner）】和【 View/Edit Place Design（ FPGA Editor）】用以啟動(dòng) Floorplanner 和 FPGA Editor 完成 FPGA 布局布線的結(jié)果分析、編輯，手動(dòng)更改布局布線結(jié)果，產(chǎn)生布局布線指導(dǎo)與約束文件，輔助 Xilinx 自動(dòng)布局布線器，提高布局布線效率并解決布局布線中的問題；【 Analyze Power（ XPower）】用以啟動(dòng)功耗仿真器分析設(shè)計(jì)功耗；【 Generate PostPlace amp。 Route Simulation Model】用以產(chǎn)生布局布線后仿真模型，該仿真模型包含的時(shí)延信息最 全，不僅包含門延時(shí)，還包含了實(shí)際布線延時(shí)。該仿真步驟必須進(jìn)行，以確保設(shè)計(jì)功能與 FPGA 實(shí)際運(yùn)行結(jié)果一致；【 Generate IBIS Model】用以產(chǎn)生 IBIS 仿真模型，輔助 PCB布板的仿真與設(shè)計(jì)；【 Multi Pass Place amp。 Route】用以進(jìn)行多周期反復(fù)布線；【 Backannotate Pin Locations】用以反標(biāo)管腳鎖定信息 . 經(jīng)過綜合后，在過程管理區(qū)雙擊 Implement Design 選項(xiàng)，就可以完成實(shí)現(xiàn) , 經(jīng)過實(shí)現(xiàn)后能夠得到精確的資源占用情況 . 具體操作過程 （ 1）文件綜合 將光標(biāo)選中 “Sources in Project” 工程源文件管理欄中的頂層文件，在吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 40 “Processes for Source” 欄中雙擊 “Synthesize XST” ，編譯器馬上開始編譯。在編譯過程中，右下方的狀態(tài)窗口中會(huì)顯示編譯的進(jìn)度，信息窗口中會(huì)顯示編譯進(jìn)行的信息。 編譯完成后，如果源程序正確，則 “Synthesize XST” 前邊的 “ ？ ” 變成綠色的 “√” ；如果源文件中有警告，則會(huì)變成黃色的 “ ！ ” ；這兩種情況都不影響整個(gè)工程的設(shè)計(jì)，可以繼續(xù)下邊的操作。如果源文件有錯(cuò)， 則會(huì)變成紅色的 “” ，這時(shí)可以單擊 “Synthesize XST” 前邊的 “ ＋ ” 號(hào)在打開的菜單中雙擊 “View Synthesis Report” 根據(jù)給出的提示信息修改源文件，直至編譯正確。 （ 2）管腳綁定 單擊 “User Constraints” 前邊的＋號(hào) ,在這個(gè)界面中雙擊 “Assign Package Pins”, 在彈出的界面后參照開發(fā)板上標(biāo)識(shí)的輸入輸出在 “Loc” 欄中輸入對(duì)應(yīng)的管腳來完成管腳分配。管腳分配完成后，單擊菜單欄中的保存按鈕，將建成的管腳約束文件保存一下，如果有現(xiàn)成的管腳約束文件則只 要添加近來就可以了。生成的管腳約束文件擴(kuò)展名是 .ucf。 （ 3）設(shè)計(jì)實(shí)現(xiàn) 雙擊 “Implement Design”, 對(duì)源文件進(jìn)行適配布線。在實(shí)現(xiàn)過程中，右下方的狀態(tài)窗口中會(huì)顯示進(jìn)度，信息窗口中會(huì)顯示對(duì)應(yīng)的器件內(nèi)部資源使用情況的信息 (4)程序下載 雙擊 “Generate Programming File”, 產(chǎn)生最終可下載的位流文件（擴(kuò)展名 .bit），在文件產(chǎn)生過程中，右下方的狀態(tài)窗口中會(huì)顯示進(jìn)度，信息窗吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 41 口中會(huì)顯示對(duì)應(yīng)的信息。 文件產(chǎn)生成功后，單擊 “Generate Pr ogramming File” 前邊的＋號(hào)，雙擊打開菜單中的 “Configure Device” 項(xiàng)，彈出對(duì)話框后，在對(duì)話框中單擊“ 下一步 ” 按鈕，在新彈出的對(duì)話框中采用默認(rèn)的設(shè)臵，單擊 “ 完成 ” ，程序會(huì)自動(dòng)測(cè)試 PC 機(jī)的并口和開發(fā)板之間有沒有下載線連接正常。 這時(shí)取出開發(fā)板，將下載線一端和 PC 機(jī)的并口相連，另一端彩線和開發(fā)板上下載端相連，注意連接的時(shí)候紅色的短線是 VCC 連接開發(fā)板下邊的插針。下載線連接好后將電源線一端連接到電源插座上，另一端連接到開發(fā)板的電源插頭中。打開電源，板上的電源指示燈會(huì)亮。點(diǎn)擊菜單 項(xiàng) “Output”, 在彈出的下拉菜單中選擇 “Cable Auto connect ” 項(xiàng)，程序會(huì)再次自動(dòng)檢測(cè)下載線有沒有連接好。 如果下載線連接成功，下邊的信息欄中會(huì)給出相應(yīng)的連接已建立的信息。這時(shí)在操作欄中單擊鼠標(biāo)右鍵，在彈出的對(duì)話框中選擇 “Add Xilinx Device” 選項(xiàng)，添加工程中生成的位流文件。 位流文件一般存放在工程目錄低下，擴(kuò)展名為 .下邊的警告，這個(gè)一般可以不用管，警告出現(xiàn)的原因是我們采用 JATG 下載方式而工程中給出的時(shí)鐘不是，在單擊確定后回出現(xiàn)下圖 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 42 圖 下載方法 Fig. Download 在該界面中選中器件模型，單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“Program” 選項(xiàng)，如圖 圖 Fig. Download 單擊 “Program” 后，出現(xiàn)對(duì)話框，單擊 “OK” 按鈕。程序開始下載。 程序下載過程中會(huì)出現(xiàn)進(jìn)度條，同時(shí)信息欄會(huì)給出當(dāng)前下載涉及到的很多信息，用戶可以通過解讀這些信息判斷下載是否正確。 如果下載成功，則出現(xiàn)如圖所示界面，這時(shí)用戶可以根據(jù)設(shè)臵的管腳進(jìn)行輸入操作，觀察指示燈和顯示器的輸出。注意：如果試驗(yàn)的過程中用到 鍵盤作輸入，顯示器作輸出，用戶必須在開發(fā)板斷電的情況下來連接，否則會(huì)損壞鍵盤和顯示器，還有可能損壞板上的核心芯片。在這個(gè)試驗(yàn)中進(jìn)行下載前在保證開發(fā)板斷電的情況下將一臺(tái)顯示器和開發(fā)板上的 VGA 接口相連。 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 43 圖 Fig. Download 5 總結(jié) 我所做的是基于 VHDL 的 VGA， PS2 接口協(xié)議的設(shè)計(jì)，從去年放假我就開始準(zhǔn)備。畢業(yè)設(shè)計(jì)完成了，達(dá)到了預(yù)期的目的。一開始拿到這個(gè)題目的時(shí)候，真不知道從哪下手，在老師的指導(dǎo)下，自己找資料、看書，總算完成了。通過這次的畢業(yè)設(shè)計(jì)，使我對(duì) FPGA 有了更 深的認(rèn)識(shí)，從理論和實(shí)踐上都得到了很大的提高，所以這次任務(wù)的完成是我學(xué)到了很多東西。首先，豐富了自己的知識(shí)面，學(xué)到了以前沒能學(xué)通的東西，具體了解了怎樣去完成一個(gè)電路的設(shè)計(jì)：從流程圖、電路圖、焊接電路板、檢查電路板、仿真到燒片一整套東西。從畢業(yè)設(shè)計(jì)中，學(xué)到了 XC3S500E SPARTAN3E FPGA 內(nèi)部結(jié)構(gòu)及其工作原理，了解了時(shí)鐘電路和控制電路的工作原理，鞏固了 VHDL 語言的使用能力，提高了自己動(dòng)手的能力，學(xué)到了很多經(jīng)驗(yàn)，并且提高了自己分析問題的能力和創(chuàng)新能力，得到了理論聯(lián)系實(shí)際的機(jī)會(huì)，做出了成果。使自己 在硬件設(shè)計(jì)方面樹立了信心，為以后從事這方面的工作打好了基礎(chǔ)，這也是這次畢業(yè)設(shè)計(jì)的最大收獲。 在一開始接觸這個(gè)題目的時(shí)候，真的很茫然，不知道從哪開始下手，不知道VGA， PS2 是干什么的？怎么才能做出來？用什么做？這些問題一個(gè)都不知道。 后來在宮老師的指導(dǎo)下，才知道我要怎么開始做。自己就開始找資料，了解 FPGA的內(nèi)部結(jié)構(gòu)， VHDL 的設(shè)計(jì)思路，復(fù)習(xí)了 VHDL 語言的語法，找到了 VGA 以吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)