【導讀】隨著大規(guī)模集成電路及計算機技術(shù)的迅速發(fā)展，以及人工智能在控。制技術(shù)方面的廣泛運用，智能設(shè)備有了很大的發(fā)展，是現(xiàn)代科技發(fā)展的主流方向。本文介紹了一個交通燈系統(tǒng)的設(shè)計，模擬實現(xiàn)了紅、綠燈指揮交通的功能。EDA技術(shù)的一個重要特征就是使用硬件描述語言。難度,這在電子設(shè)計領(lǐng)域已得到設(shè)計者的廣泛采用。控制器的設(shè)計問題，提出了基于VHDL語言的交通信號燈系統(tǒng)的硬件實現(xiàn)方法。接口，是電子設(shè)計自動化的關(guān)鍵技術(shù)之一。它采用一種自上而下。它支持設(shè)計庫和可重復使用的元。件生成，支持階層設(shè)計，提供模塊設(shè)計的創(chuàng)建。成電路的發(fā)展起著極為重要的作用。在用VHDL語言進行電路設(shè)計時,應充分認識到VHDL語言的特點,從設(shè)計思。想、語句運用及描述方法上等多方面對電路進行優(yōu)化設(shè)計?？梢允褂靡?guī)模更小的可編程邏輯芯片,從而降低系統(tǒng)成本。

　　

【正文】 件，通過下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。 這里以搶答器為例講一下它的設(shè)計（裝修）過程，即芯片的設(shè)計流程。CPLD 的工作大部分是在電腦上完成的。打開集成開發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入激勵信號，進行仿真，查看邏輯輸出結(jié)果是否正確 → 進行管腳輸入、輸出 鎖定（ 7128 的 64 個輸入、輸出管腳可根據(jù)需要設(shè)定） → 生成代碼 → 通過下載電纜將代碼傳送并存儲在 CPLD 芯片中。 7128 這塊芯片各管腳已引出，將數(shù)碼管、搶答開關(guān)、指示燈、蜂鳴器通過導線分別接到芯片板上，通電測試，當搶答開關(guān)按下，對應位的指示燈應當亮，答對以后，裁判給加分后，看此時數(shù)碼顯示加分結(jié)果是否正確，如發(fā)現(xiàn)有問題，可重新修改原理圖或硬件描述語言，完善設(shè)計。設(shè)計好后，如批量生產(chǎn)，可直接復制其他 CPLD 芯片，即寫入代碼即可。如果要對芯片進行其它設(shè)計，比如進行交通燈設(shè)計，要重新畫原理圖、或?qū)懹布枋稣Z言，重復以上工作過程，完成設(shè)計。這種修改設(shè)計相當于將房屋進行了重新裝修，這種裝修對 CPLD 來說可進行上萬次。 家庭成員：經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了 CPLD 可編程邏輯器件。比較典型的就是 Altera、 Lattice、 Xilinx 世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： Altera EPM7128S (PLCC84) Lattice LC4128V (TQFP100) Xilinx XC95108 (PLCC84) , FPGA 與 CPLD 的辨別和分類 FPGA 與 CPLD 的辨別和分類主要是根據(jù)其 結(jié)構(gòu)特點和工作原理。通常的分類方法是： 將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 CPLD，如 Lattice 的 ispLSI系列、 Xilinx 的 XC9500 系列、 Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的Mach 系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA，如 Xilinx的 SPARTAN無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 17 系列、 Altera 的 FLEX10K 或 ACEX1K 系列等。 ① CPLD 更適合完成各種算法和組合邏輯 ,FPGA 更適合于完成時序邏輯。換句話說 ,FPGA 更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 ② CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可預測性。 ③ 在編程上 FPGA 比 CPLD 具有更大的靈活性。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程 ,FPGA 主要通過改變內(nèi)部連線的布線來編程 。FP GA 可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。 ④ FPGA 的集成度比 CPLD 高 ,具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 ⑤ CPLD 比 FPGA 使用起來更方便。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無需外部存儲器芯片 ,使用簡單。而 FPGA 的編程信息需存放在外部存儲器上 ,使用方法復雜。 ⑥ CPLD 的速度比 FPGA 快 ,并且具有較大的時間可預測性。這是由于 FPGA是門級編程 ,并且 CLB 之間采用分布式互聯(lián) ,而 CPLD 是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 ⑦ 在編程方式上 ,CPLD 主要是基于 E2PROM 或 FLASH 存儲器編程 ,編程次數(shù)可達 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 cpld 又可分為在編程器上編程和在系統(tǒng)編程兩類。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷 電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。其優(yōu)點是可以編程任意次 ,可在工作中快速編程 ,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 ⑧ CPLD 保密性好 ,FPGA 保密性差。 ⑨ 一般情況下 ,CPLD 的功耗要比 FPGA 大 ,且集成度越高越明顯。 基于以上特點我們選取 CPLD 即 EM7128SLC84 作控制芯片。 無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 18 第 四 章 設(shè)計流程和硬件介紹 根據(jù)設(shè)計需要假設(shè)主干道 東西方向和南北方向的車流量大致相同，因此紅、黃、綠燈的時長也相同，定為紅燈 45秒，黃燈 5秒，綠燈 40秒， 同時用紅、黃、綠 數(shù)碼管 以倒計時的方式顯示允許或禁止通行的時間 ； 每次由綠燈變?yōu)榧t燈的過程中，亮 5S 的黃燈作為過渡。 CPLD 接收 12MHz 時鐘信息，多位 LED 用動態(tài)掃描顯示 。 系統(tǒng)基本原理 圖 電源模塊輸入 5V 或 12V 電壓給時鐘模塊，時鐘模塊產(chǎn)生 12MHZ 的時鐘信號 輸入給 CPLD 的控制電路， CPLD 控制紅綠燈信號燈的顯示和數(shù)碼管的顯示如圖 41。 圖 41：交通燈系統(tǒng) 基本原理圖 模塊 及功能 介紹 時鐘模塊 時鐘模塊主要提供給 CPLD12MHZ 的時鐘信息， 74LS00 的邏輯功能為兩輸入端四與非門，如下圖 43。 時 鐘 發(fā) 生 電 路 CPLD控制電路 東西及南北 方向紅綠信號燈 電源模塊 數(shù)碼管顯示 北 東 西 輸入模塊 無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 19 圖 43：時鐘模塊 輸入模塊 輸入模塊提供系統(tǒng)復位信號，如圖 34。 圖 44：輸入模塊 輸出模塊 東西和南北方向的紅綠燈和數(shù)碼管的顯示見圖 46。 無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 20 圖 46：輸出模塊和數(shù)碼管 CPLD 模塊 CPLD 為主控制器，主要完成紅綠燈的信號顯示；分頻和倒計時的控制等功無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 21 能，可下載程序詳情見第 一 章，見下圖 45。 圖 45： CPLD 控制模塊 電源模塊 電源模塊主要是把由交流變壓器輸出的 12V 交流電變成 5V 的直流電，原理見圖 42。 無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 22 圖 42：電源模塊 無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 23 第 五 章 仿真波形 時鐘信號為連續(xù)脈沖，時鐘信號上升沿有效，南北方向紅燈開始亮 45S，此時東西方向綠燈開始亮 40S，然后東西方向黃燈 亮 5s 后；東西方向紅燈開始亮45S，此時南北方向綠燈開始亮 40S，然后南北方向黃燈亮 5s。如此循環(huán)往復，如圖 51 所示。 圖 51:仿真波形 無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 24 致謝 通過這 幾 個月來的忙碌和學習，本次畢業(yè)論文設(shè)計已接近尾聲，作為一個大專生的畢業(yè)設(shè)計，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，在這里衷心感謝指導老師的督促指導，以及一起學習的同學們的支持，讓我按時完成了這次畢業(yè)設(shè)計。 在畢業(yè)論文設(shè)計過程中，我遇到了許多的 問題 。在此我要感謝我的指導老師謝麗君 老師給我 悉心的幫助和對我耐心而細致的指導，細心地糾正 其 中的錯誤。除了敬佩 謝麗君 老師的專業(yè)水平以外， 她 的治學嚴謹和科學研究的精神也是我永遠學習的榜樣，并將積極影響我今后的學習和工作，我才得以解決畢業(yè)設(shè)計中遇到的種種問題。同時感謝我院、系領(lǐng)導對我們的教導和關(guān)注；感謝大學三年傳授我們專業(yè)知識的所有老師。還有謝謝我周圍的同窗朋友，他們在我設(shè)計中給了我許多寶貴的意見和建議。同時也要感謝自己遇到困難的時候沒有一蹶不振，取而代之的是找到了最好的方法來解決問題 ，這次畢業(yè)設(shè)計的完成， 與各位老師、同學和朋友的關(guān)心、支持和鼓勵是分不開的 。 無錫科技職業(yè)學院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 25 參考文獻 ［ 1］ 黃任編著 .VHDL 入門 ?解惑 ?經(jīng)典實例 ?經(jīng)驗總結(jié) ： 第一版 .北京 :北京航空航天大學出版社 . ［ 2］潘松，黃繼業(yè)編著 .EDA 技術(shù)與 VHDL： 第二版 . 北京 :清華大學出版社 . ［ 3］王鎖萍編著 .電子設(shè)計自動化教程 .成都 :電子科技大學出版社 . ［ 4］ 史萍編著 .基于 VHDL 語言的邏輯電路設(shè)計教程 .江蘇：無錫科技職業(yè)學院 . ［ 5］ CPLD 簡介及 MAX+PLUS II 簡介 參考百度 文庫 ［ 6］徐志軍 ,徐光輝編著 .CPLD/FPGA 的開發(fā)與應用 .北京 :電子工業(yè)出版社 . ［ 7］ 居吉喬 . Protel 99 SE 實用教程 [M]. 北京：化學工業(yè)出版社 .