【正文】 同時也要感謝自己遇到困難的時候沒有一蹶不振，取而代之的是找到了最好的方法來解決問題 ，這次畢業(yè)設(shè)計的完成， 與各位老師、同學(xué)和朋友的關(guān)心、支持和鼓勵是分不開的 。同時感謝我院、系領(lǐng)導(dǎo)對我們的教導(dǎo)和關(guān)注；感謝大學(xué)三年傳授我們專業(yè)知識的所有老師。在此我要感謝我的指導(dǎo)老師謝麗君 老師給我 悉心的幫助和對我耐心而細(xì)致的指導(dǎo)，細(xì)心地糾正 其 中的錯誤。 圖 51:仿真波形 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 24 致謝 通過這 幾 個月來的忙碌和學(xué)習(xí)，本次畢業(yè)論文設(shè)計已接近尾聲，作為一個大專生的畢業(yè)設(shè)計，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，在這里衷心感謝指導(dǎo)老師的督促指導(dǎo)，以及一起學(xué)習(xí)的同學(xué)們的支持，讓我按時完成了這次畢業(yè)設(shè)計。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 22 圖 42：電源模塊 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 23 第 五 章 仿真波形 時鐘信號為連續(xù)脈沖，時鐘信號上升沿有效，南北方向紅燈開始亮 45S，此時東西方向綠燈開始亮 40S，然后東西方向黃燈 亮 5s 后；東西方向紅燈開始亮45S，此時南北方向綠燈開始亮 40S，然后南北方向黃燈亮 5s。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 20 圖 46：輸出模塊和數(shù)碼管 CPLD 模塊 CPLD 為主控制器，主要完成紅綠燈的信號顯示；分頻和倒計時的控制等功無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 21 能，可下載程序詳情見第 一 章，見下圖 45。 時 鐘 發(fā) 生 電 路 CPLD控制電路 東西及南北 方向紅綠信號燈 電源模塊 數(shù)碼管顯示 北 東 西 輸入模塊 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 19 圖 43：時鐘模塊 輸入模塊 輸入模塊提供系統(tǒng)復(fù)位信號，如圖 34。 系統(tǒng)基本原理 圖 電源模塊輸入 5V 或 12V 電壓給時鐘模塊，時鐘模塊產(chǎn)生 12MHZ 的時鐘信號 輸入給 CPLD 的控制電路， CPLD 控制紅綠燈信號燈的顯示和數(shù)碼管的顯示如圖 41。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 18 第 四 章 設(shè)計流程和硬件介紹 根據(jù)設(shè)計需要假設(shè)主干道 東西方向和南北方向的車流量大致相同，因此紅、黃、綠燈的時長也相同，定為紅燈 45秒，黃燈 5秒，綠燈 40秒， 同時用紅、黃、綠 數(shù)碼管 以倒計時的方式顯示允許或禁止通行的時間 ； 每次由綠燈變?yōu)榧t燈的過程中，亮 5S 的黃燈作為過渡。 ⑨ 一般情況下 ,CPLD 的功耗要比 FPGA 大 ,且集成度越高越明顯。其優(yōu)點是可以編程任意次 ,可在工作中快速編程 ,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 cpld 又可分為在編程器上編程和在系統(tǒng)編程兩類。這是由于 FPGA是門級編程 ,并且 CLB 之間采用分布式互聯(lián) ,而 CPLD 是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。而 FPGA 的編程信息需存放在外部存儲器上 ,使用方法復(fù)雜。 ⑤ CPLD 比 FPGA 使用起來更方便。FP GA 可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。 ③ 在編程上 FPGA 比 CPLD 具有更大的靈活性。換句話說 ,FPGA 更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA，如 Xilinx的 SPARTAN無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 17 系列、 Altera 的 FLEX10K 或 ACEX1K 系列等。比較典型的就是 Altera、 Lattice、 Xilinx 世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： Altera EPM7128S (PLCC84) Lattice LC4128V (TQFP100) Xilinx XC95108 (PLCC84) , FPGA 與 CPLD 的辨別和分類 FPGA 與 CPLD 的辨別和分類主要是根據(jù)其 結(jié)構(gòu)特點和工作原理。這種修改設(shè)計相當(dāng)于將房屋進(jìn)行了重新裝修，這種裝修對 CPLD 來說可進(jìn)行上萬次。設(shè)計好后，如批量生產(chǎn)，可直接復(fù)制其他 CPLD 芯片，即寫入代碼即可。打開集成開發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入激勵信號，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確 → 進(jìn)行管腳輸入、輸出 鎖定（ 7128 的 64 個輸入、輸出管腳可根據(jù)需要設(shè)定） → 生成代碼 → 通過下載電纜將代碼傳送并存儲在 CPLD 芯片中。 這里以搶答器為例講一下它的設(shè)計（裝修）過程，即芯片的設(shè)計流程。 如何使用 CPLD 是一種用戶根 據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路 的場合均可應(yīng)用 CPLD 器件。目前應(yīng)用已深入網(wǎng)絡(luò)、 儀器儀表 、汽車電子、 數(shù)控機(jī)床 、 航天 測控設(shè)備等方面。其輸出結(jié)構(gòu)是可編程的邏輯 宏單元 ，因為它的硬件結(jié)構(gòu)設(shè)計可由 軟件 完成（相當(dāng)于房子蓋好后人工設(shè)計局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電 路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。 CPLD 由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路 。 END PROCESS?！? WHEN OTHERS=S=”0000000”?！? WHEN 8=S=”1111111”?！? WHEN 6=S=”1011111”?！? WHEN 4=S=”0110011”?！? WHEN 2=S=”1101101”。 ARCHTECTURE a OF sevenv IS BEGIN PROCESS(d) BEGIN CASE d IS WHEN 0=S=” 1111110” 。 S:OUT STD _LOGIC_VETOR(0 DOWNTO 6))。 USE 。 clk_div12=clk_temp。 END IF。 ELSE count=count+1。 BEGIN PROCESS(clk) BEGIN 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 13 IF(clk’event AND clk=’1’) THEN IF(count=”10110111000110101111111”) THEN count=(OTHERS=’0’)。 ARCHTECTURE rtl 0F clk_div IS SIGNAL count:STD_LOGIC_VECTOR( 22 DOWNTO 0)。 clk_div12:OUT STD_LOGIC)。 end a。 ewtl=tlew。 end if。 end if。 stateew:=red。 aew:=39。 else thew:=0000。 else tlew:=tlew1。 else if not(thew=0000 and tlew=0001) then 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 12 if tlew=0000 then tlew:=1001。 ewg=39。 ewy=39。 aew:=39。 then thew:=0000。 when yellow=if aew=39。 end if。039。 tlew:=0000。 end if。 thew:=thew1。039。139。139。 tlew:=0100。039。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計 11 end if。 stateew:=yellow。 aew:=39。 else thew:=0000。 else tlew:=tlew1。 else if not(thew=0000 and tlew=0001) then if tlew=0000 then tlew:=1001。 ewr=39。 ewg=39。 aew:=39。 then thew:=0011。 then case stateew is when green=if aew=39。event and clk=39。 variable stateew:rgyew。 begin process(clk) variable aew:std_logic。 architecture a of jtd is 數(shù)據(jù)選擇器