【正文】 發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設計的數(shù)字系統(tǒng)。 這里以搶答器為例講一下它的設計（裝修）過程，即芯片的設計流程。CPLD的工作大部分是在電腦上完成的。打開集成開發(fā)軟件(Altera公司 Max+pluxII)→畫原理圖、寫硬件描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵信號，進行仿真，查看邏輯輸出結(jié)果是否正確→進行管腳輸入、輸出鎖定（7128的64個輸入、輸出管腳可根據(jù)需要設定）→生成代碼→通過下載電纜將代碼傳送并存儲在CPLD芯片中。7128這塊芯片各管腳已引出，將數(shù)碼管、搶答開關(guān)、指示燈、蜂鳴器通過導線分別接到芯片板上，通電測試，當搶答開關(guān)按下，對應位的指示燈應當亮，答對以后，裁判給加分后，看此時數(shù)碼顯示加分結(jié)果是否正確，如發(fā)現(xiàn)有問題，可重新修改原理圖或硬件描述語言，完善設計。設計好后，如批量生產(chǎn)，可直接復制其他CPLD芯片，即寫入代碼即可。如果要對芯片進行其它設計，比如進行交通燈設計，要重新畫原理圖、或?qū)懹布枋稣Z言，重復以上工作過程，完成設計。這種修改設計相當于將房屋進行了重新裝修，這種裝修對CPLD來說可進行上萬次。 家庭成員：經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： Altera EPM7128S　(PLCC84) Lattice LC4128V　(TQFP100) Xilinx XC95108 (PLCC84) , FPGA與CPLD的辨別和分類FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點和工作原理。通常的分類方法是： 將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 ①CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 ②CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預測性。 ③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過改變內(nèi)部連線的布線來編程。FP GA可在邏輯門下編程,而CPLD是在邏輯塊下編程。 ④FPGA的集成度比CPLD高,具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 ⑤CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲器芯片,使用簡單。而FPGA的編程信息需存放在外部存儲器上,使用方法復雜。 　?、轈PLD的速度比FPGA快,并且具有較大的時間可預測性。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。 　?、咴诰幊谭绞缴?CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數(shù)可達1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。cpld又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 　?、郈PLD保密性好,FPGA保密性差。 　　⑨一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯?；谝陨咸攸c我們選取CPLD即EM7128SLC84作控制芯片。第四章 設計流程和硬件介紹 根據(jù)設計需要假設主干道東西方向和南北方向的車流量大致相同，因此紅、黃、綠燈的時長也相同，定為紅燈45秒，黃燈5秒，綠燈40秒，同時用紅、黃、綠數(shù)碼管以倒計時的方式顯示允許或禁止通行的時間；每次由綠燈變?yōu)榧t燈的過程中，亮5S的黃燈作為過渡。CPLD接收12MHz時鐘信息，多位LED用動態(tài)掃描顯示。電源模塊輸入5V或12V電壓給時鐘模塊，時鐘模塊產(chǎn)生12MHZ的時鐘信號北東西輸入給CPLD的控制電路，CPLD控制紅綠燈信號燈的顯示和數(shù)碼管的顯示如圖41。時鐘發(fā)生電路 CPLD控制電路東西及南北方向紅綠信號燈 電源模塊 輸入模塊 數(shù)碼管顯示 圖41：交通燈系統(tǒng)基本原理圖時鐘模塊主要提供給CPLD12MHZ的時鐘信息，74LS00的邏輯功能為兩輸入端四與非門，如下圖43。圖43：時鐘模塊輸入模塊提供系統(tǒng)復位信號，如圖34。圖44：輸入模塊東西和南北方向的紅綠燈和數(shù)碼管的顯示見圖46。圖46：輸出模塊和數(shù)碼管 CPLD模塊CPLD為主控制器，主要完成紅綠燈的信號顯示；分頻和倒計時的控制等功能，可下載程序詳情見第一章，見下圖45。圖45：CPLD控制模塊電源模塊主要是把由交流變壓器輸出的12V交流電變成5V的直流電，原理見圖42。圖42：電源模塊第五章 仿真波形時鐘信號為連續(xù)脈沖，時鐘信號上升沿有效，南北方向紅燈開始亮45S，此時東西方向綠燈開始亮40S，然后東西方向黃燈亮5s后；東西方向紅燈開始亮45S，此時南北方向綠燈開始亮40S，然后南北方向黃燈亮5s。如此循環(huán)往復，如圖51所示。圖51:仿真波形致謝通過這幾個月來的忙碌和學習，本次畢業(yè)論文設計已接近尾聲，作為一個大專生的畢業(yè)設計，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，在這里衷心感謝指導老師的督促指導，以及一起學習的同學們的支持，讓我按時完成了這次畢業(yè)設計。在畢業(yè)論文設計過程中，我遇到了許多的問題。在此我要感謝我的指導老師謝麗君老師給我悉心的幫助和對我耐心而細致的指導，細心地糾正其中的錯誤。除了敬佩謝麗君老師的專業(yè)水平以外，她的治學嚴謹和科學研究的精神也是我永遠學習的榜樣，并將積極影響我今后的學習和工作，我才得以解決畢業(yè)設計中遇到的種種問題。同時感謝我院、系領導對我們的教導和關(guān)注；感謝大學三年傳授我們專業(yè)知識的所有老師。還有謝謝我周圍的同窗朋友，他們在我設計中給了我許多寶貴的意見和建議。同時也要感謝自己遇到困難的時候沒有一蹶不振，取而代之的是找到了最好的方法來解決問題，這次畢業(yè)設計的完成，與各位老師、同學和朋友的關(guān)心、支持和鼓勵是分不開的。參考文獻［1］?解惑?經(jīng)典實例?經(jīng)驗總結(jié)：:［2］潘松，：第二版. 北京:［3］:［4］：［5］CPLD簡介及MAX+PLUS II簡介參考百度文庫［6］徐志軍,:［7］居吉喬. Protel 99 SE實用教程 [M]. 北京：