【正文】 后來在宮老師的指導(dǎo)下，才知道我要怎么開始做。首先，豐富了自己的知識面，學(xué)到了以前沒能學(xué)通的東西，具體了解了怎樣去完成一個電路的設(shè)計：從流程圖、電路圖、焊接電路板、檢查電路板、仿真到燒片一整套東西。 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 43 圖 Fig. Download 5 總結(jié) 我所做的是基于 VHDL 的 VGA， PS2 接口協(xié)議的設(shè)計，從去年放假我就開始準(zhǔn)備。 程序下載過程中會出現(xiàn)進(jìn)度條，同時信息欄會給出當(dāng)前下載涉及到的很多信息，用戶可以通過解讀這些信息判斷下載是否正確。 如果下載線連接成功，下邊的信息欄中會給出相應(yīng)的連接已建立的信息。 這時取出開發(fā)板，將下載線一端和 PC 機(jī)的并口相連，另一端彩線和開發(fā)板上下載端相連，注意連接的時候紅色的短線是 VCC 連接開發(fā)板下邊的插針。生成的管腳約束文件擴(kuò)展名是 .ucf。 編譯完成后，如果源程序正確，則 “Synthesize XST” 前邊的 “ ？ ” 變成綠色的 “√” ；如果源文件中有警告，則會變成黃色的 “ ！ ” ；這兩種情況都不影響整個工程的設(shè)計，可以繼續(xù)下邊的操作。 Route Simulation Model】用以產(chǎn)生布局布線后仿真模型，該仿真模型包含的時延信息最 全，不僅包含門延時，還包含了實際布線延時。在布局布線的輸出文件中， NCD 包含當(dāng)前設(shè)計的全部物理實現(xiàn)信息， DLY 文件包含當(dāng)前設(shè)計的網(wǎng)絡(luò)延時信息， PAD 文件包含當(dāng)前設(shè)計的輸入輸出（ I/O）管腳配臵信息， PAR 文件主要包括布局布線的命令行參數(shù)、布局布線中出現(xiàn)的錯誤和告警、目標(biāo)占用的資源、未布線網(wǎng)絡(luò)、吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 39 網(wǎng)絡(luò)時序信息等內(nèi)容。映射項目包括如下命令：【 Map Report】用以顯示映射步驟的報告；【 Generate PostMap Static Timing】產(chǎn)生映射靜態(tài)時序分析報告，啟動時序分析器（ Timing Analyzer）分析映射后靜態(tài)時序； 【 Manually Place amp。翻譯項目包括 3個命令：【 Translation Report】用以顯示翻譯步驟的報告；【 Floorplan Design】用以啟動 Xilinx 布局規(guī)劃器（ Floorplanner）進(jìn)行手動布局，提高布局器效率；【 Generate PostTranslate Simulation Model】用以產(chǎn)生翻譯步驟后仿真模型，由于該仿真模型不包含實際布線時延，所以有時省略此仿真步驟。映射的主要作用是將設(shè)計映射到具體型號的器件上（ LUT、 FF、 Carry 等）。 基于 ISE 的實現(xiàn) 所謂實現(xiàn)（ Implement）是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實現(xiàn)設(shè)計的目的 。 軟件安裝的基本硬件要求 CPU 在 P III 以上，內(nèi)存大于 256M，硬盤大于 4G 的硬件環(huán)境安裝。 ? 綜合： ISE 的綜合工具不但包含了 Xilinx 自身提供的綜合工具 XST，同時還可以內(nèi)嵌 Mentor Graphics 公司的 LeonardoSpectrum 和Synplicity 公司的 Synplify，實現(xiàn)無縫鏈接。 Foundation Series ISE 具有界面友好、操作簡單的特點，再加上 Xilinx的 FPGA 芯片占有很大的市場，使其成為非常通用的 FPGA 工具軟件。 如果沒有錯誤，可以點擊旁邊的 show coefficients查看數(shù)據(jù)。結(jié)束?？梢允褂?10進(jìn)制， 2進(jìn)制， 16進(jìn)制，數(shù)據(jù)大小不能超過你定義的數(shù)據(jù)寬度。你可以自己建一個空的文本文件 ， 然后把后綴名該為 .COE即可。 圖 IP CORE 產(chǎn)生 ROM Fig. IP CORE Produce ROM 這里默認(rèn)就可以了。 進(jìn)入如下圖界面。 打開 XILINX的 ISE,NEW SOURCE中選擇 IP，寫好 NAME，點擊下一步。 啟動 Core Generato 有兩種方法，一種是在 ISE 中新建 IP類型的源文件，另一種是雙 擊運(yùn)行 [開始 ] [程序 ] [Xilinx ISE ] [Accessories] [Core Generator]。隨著 FPGA 規(guī)模的增加，使用 IP core 完成設(shè)計成為吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 30 發(fā)展趨勢。 m1_rx_rising_edge_marker這一狀態(tài)是上升沿狀態(tài)。 PS2 模塊的設(shè)計 PS2模塊的設(shè)計主要我使用了有限狀態(tài)機(jī)來實現(xiàn)數(shù)據(jù)的采集 各個狀態(tài)如圖： 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 26 圖 狀態(tài)圖 Fig. State plans m1_rx_clk_h這 個狀態(tài)表示沒有操作，在沒有按鍵按下時為高電平，等待直到有檢測到有按鍵時計 60μs然后轉(zhuǎn)到到下一狀態(tài)。在停止位發(fā)送后，設(shè)備在發(fā)送下個包前至少應(yīng)該等待 50毫秒。從時鐘脈沖的上升沿到一個數(shù)據(jù)轉(zhuǎn)變的時間至少要有 5 微秒。 PS2 鍵盤到主機(jī)的通信過程 數(shù)據(jù)和時鐘線都是集電極開路結(jié)構(gòu)（正常保持高電平）。 PS2 鍵盤的數(shù)據(jù)結(jié)構(gòu) PS2的 所有數(shù)據(jù)安排在字節(jié)中，每個字節(jié)為一幀包含了 11— 12個位，這些位的含義如 表 ： 1 start is always 0 1 個起始位， 總是為 0 8 data bits,least significanr bir first 8 個數(shù)據(jù)位，低位總在前 1 parity bit(odd parity) 1 個校驗位，總是為 1 1stop bit. This is always 1 1 個停止位，總是為 1 1 acknowledge bit(Hosttodevice munication 一個應(yīng)答位（僅在主機(jī)對設(shè)備的通訊吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 23 only) 中） 表 PS2數(shù)據(jù)結(jié)構(gòu) Form PS2 data structure 如果數(shù)據(jù)位中 包含偶數(shù)個 1， 校驗位就會臵 1；如果數(shù)據(jù)位中包含奇數(shù)個 1，校驗位就會臵 0。鍵盤 /鼠標(biāo)可以發(fā)送數(shù)據(jù)到主機(jī)，而主機(jī)也可以發(fā)送數(shù)據(jù)到設(shè)備，但主機(jī)總是在總線上有優(yōu)先權(quán)，它可以在任何時候抑制來自于鍵盤 /鼠標(biāo)的通訊，只要把時鐘拉低即可。參考圖 中數(shù)據(jù)和時鐘線的一般接口結(jié)構(gòu)。 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 21 PS2 鍵盤部分 PS2 部分是整個設(shè)計的另一個重點，首先介紹一下 PS2 鍵盤的插孔以及PS2 鍵盤的工作原理： PS2 鍵盤的引腳定義 PS2 鍵盤的引腳定義如下圖： 圖 PS2引腳 Fig. PS2pin PS2 鍵盤的工作原理 在剛才提到連接器上有四個有趣的管腳電源地、 +5V、數(shù)據(jù)和時鐘。 NET VGA_BLUE LOC = G15 | IOSTANDARD = LVTTL | DRIVE = 8 | SLEW = FAST 。 Y 的范圍是 0~7。每個字符編碼一一對應(yīng)到字符庫的某個表格中。 完成了行同步信號和場同步信號后接下來要實現(xiàn)的是字符顯示的部分，即R、 G、 B 三基色的輸出。其中行消隱前肩和行消隱后肩為同步時間與有效顯示區(qū)之間的緩沖。由于時間關(guān)吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 18 系這部分沒有實現(xiàn)目前只是完成了任意字符的顯示。對于這五個信號的時序驅(qū)動，必須嚴(yán)格遵守 “VGA工業(yè)標(biāo)準(zhǔn) ” [4]，否則會損害 VGA 顯示器。彩色是由 R、 G、 B（紅： RED 綠： GREEN 藍(lán)： BLUE）三基色組成。 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 16 在顯示器上，是通過電子槍打在屏幕的紅、綠、藍(lán)三色發(fā)光極上來產(chǎn)生色彩的，目前的電腦一般都能顯示 32 為顏色，約有一百萬鐘以上的顏色。 這蔭罩和蔭柵這兩種技術(shù)都有其利弊得失，一般來說 ,蔭罩式顯像管的圖像和文字較銳利，但亮度比較低一點；蔭柵式顯像管的較鮮艷，但在屏幕的 1/3和 2/3 處有水平的阻尼線陰影 (阻尼線是用來減少柵狀蔭罩震動的一條橫向金屬線 )橫過 色彩原理 圖 色彩原理 圖 Fig. Color theory RGB 色彩模式是工業(yè)界的一種顏色標(biāo)準(zhǔn)，是通過對 紅（ R）、綠（ G）、藍(lán)（ B）三顏色通道的變化以及它們互相之間的疊加來得到各式各樣的顏色的， RGB 即是代表紅、綠藍(lán)三個通道顏色即人們常說的三原色（如上圖所示），通過三種基本顏色亮度值從 0~255 不同產(chǎn)生出其他各種顏色，這種顏色模式叫加色模式。 彩色顯像管屏幕上的每一個像素點都由紅、綠、藍(lán)三種涂料組合而成，由三束電子束分別激活這三種顏色的磷光涂料，以不同強(qiáng)度的電子束調(diào)節(jié)三種顏色的明暗程度就可得到所需的顏色 ,這非常類似于繪畫時的調(diào)色過 程。 CRT 掃描 CRT 組成 CRT 是一種使用陰極射線管 (Cathode Ray Tube)的顯示器，陰極射線管主要有五部分組成：電子槍 (Electron Gun)，偏轉(zhuǎn)線圈 (Deflection coils)，蔭罩(Shadow mask)，熒光粉層 (Phosphor)及玻璃外殼。 利用視頻存儲器 VRAM 存儲顯示數(shù)據(jù)，可減少甚至免去訪問系統(tǒng)主存，加快顯示速度。目前大多數(shù)微機(jī)上的顯示卡都屬于AVGA 類型。 隨著 PC 機(jī)的不斷更新?lián)Q代，顯示控制卡（即顯示適配器）的標(biāo)準(zhǔn)也不斷發(fā)展。 在本設(shè)計中使用的是 60HZ 刷新頻率的 VGA 方式。常用的有 60HZ、 75HZ 等，標(biāo)準(zhǔn) VGA 顯示的場頻 60HZ，行頻為 。 而隔行掃描是指電子束在掃描時每隔一行掃一線，完成一屏后再返回來掃描剩下的線，這與電視機(jī)的原理一樣。光柵掃描又分逐行掃描和隔行掃描。點距為 的 15 英寸顯示器，分辨率最高為 1024*768。點距越小像素密度越大，畫面越清晰。 VHDL 具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力和系統(tǒng)的能 力，在語言易讀性和層次結(jié)構(gòu)化設(shè)計方面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力，因此， VHDL 支持各種模式的設(shè)計方法：自頂向下與自低向上或混合方法，在面對當(dāng)今許多電子產(chǎn)品生命周期縮短，需要多次重新設(shè)計以融入最新技術(shù)，改變工藝等方面， VHDL 具有良好的適應(yīng)性，用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力[3]。 1993 年， IEEE對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了 VHDL 的內(nèi)容，公布了新版本 VHDL，即 IEEE 10761993。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本之后，個 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己設(shè)計的工具支持VHDL。這種編程方式在編程速度、編程要求上要優(yōu)于前四種器件，不過 SRAM 型的器件編程信息放在RAM 中。 3) EPROM 型，稱為紫外線擦除電可編程邏輯器件，是用較高的編程電壓進(jìn)行編程，當(dāng)需要再次編程時，用紫外線進(jìn)行擦除，與熔絲、反熔絲不同， EPROM可多次編程，有時為了降低成本，在制造 EPROM 型器件時不加用于紫外線擦除的石英窗口，于是就不能用紫外線擦除，而只能編程一次，也被稱為 OTP 器件。 2) 反熔絲（ ANTIFUSE）型器件，是對熔絲技術(shù)的改進(jìn)，在編程處通過擊穿漏層使得兩點之間獲得導(dǎo)通。 前面已經(jīng)提到，常用的可編程邏輯器件都是從 “ 與 — 或 ” 陣列和門陣列兩類基本結(jié)構(gòu)發(fā)展起來的，所以可編程邏輯器件從結(jié)構(gòu)上可以分為兩大類器件： 乘積 項結(jié)構(gòu)器件。早期出現(xiàn)的 PROM、 PLA、 PAL、 GAL 都屬于這類，可用的邏輯門大約在 500 門以下，稱為簡單 PLD。 (5)20 世紀(jì) 80 年代末， Lattice 公司又提出在系統(tǒng)可編程技術(shù)，并且推出了一系列具備在系統(tǒng)可編程能力的 CPLD 器件，將可編程邏輯器件的性能和應(yīng)用技術(shù)推向了一個全新的高度。 可編程邏輯器件大致的演變過程如下： (1)20 世紀(jì) 70 年代，熔絲編程的 PROM 和 PLA 器件是最早的可編程邏輯器件。 FPGA 有多種配臵模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程 [1]。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)臵其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最 小的器件之一。 FPGA 采用了邏輯單元陣 列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配臵邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。由此，人們提出了一種可編程電路結(jié)構(gòu)，即乘積項邏輯可編程結(jié)構(gòu)， 其 原理結(jié)構(gòu)圖如 圖 所示：