【正文】 ) then if (st_transfer=39。 elsif (a_m=39。 else recount=39。) then recount=39。 and ena_1hz=39。 end if。 else recount=39。039。039。039。139。139。 end if。139。) then recount=39。 and ena_scan=39。 state=rewgsn。 state=rewysn。) then if (next_state=39。) thencase state is when rewgsn= if (a_m=39。139。139。 end if。 else rebn_ff:=rebn_ff。039。) then if (ena_scan=39。039。or reset=39。signal light:std_logic_vector(5 downto 0)。end。 sign_state:out std_logic_vector(2 downto 0)。 a_m:in std_logic。 clk:in std_logic。紅綠燈信號(hào)控制電路程序代碼library ieee。但為了配合高峰時(shí)段，防止交通擁擠，有時(shí)還必須使用手動(dòng)控制，即讓交通警察自行指揮交通。這段程序是采用的就是查表的方法并且利用發(fā)光二極管進(jìn)行倒計(jì)時(shí)顯示,如圖10所示:當(dāng)綠燈點(diǎn)亮開始計(jì)數(shù)后，load就會(huì)將減1后的值賦給t_ff，之后t_ff又會(huì)從case語(yǔ)句中查找到相對(duì)應(yīng)的值再賦給led顯示所剩余的時(shí)間。139。 end case。 when 22=led(24 downto 0)=1111111111111111111111100。 when 18=led(24 downto 0)=1111111111111111111000000。 when 14=led(24 downto 0)=1111111111111110000000000。 when 10=led(24 downto 0)=1111111111100000000000000。 when 6=led(24 downto 0)=1111111000000000000000000。 when 2=led(24 downto 0)=1110000000000000000000000。 end if。 then if (recount=39。event and clk=39。139。 next_state:out std_logic)。 ena_1hz:in std_logic。use 。 when others=led(24 downto 0)=0000000000000000000000000。 when 2=led(24 downto 0)=1110000000000000000000000。 end if。) then t_ff=load1。) then if ena_1hz=39。當(dāng)reset=1，則將t_ff與led清零。process(clk,reset)beginif (reset=39。所以，hld3倒計(jì)時(shí)控制電路(見圖9)最主要的功能就是負(fù)責(zé)接收hld2電路輸出的值，然后將其轉(zhuǎn)換成BCD碼，并利用發(fā)光二極管顯示出來(lái)，讓車輛行人能夠清楚地知道再過(guò)多久信號(hào)燈就會(huì)發(fā)生變化。例如：南北方向綠燈，車輛處于正常行駛中，東西方向紅燈，車輛處于等待中，若南北方向行駛的車輛看到倒計(jì)時(shí)顯示器上可以通行的時(shí)間很短，可能就會(huì)放慢速度等待下一次通行，這樣在東西方向綠燈時(shí)，車輛就能夠正常行駛，不會(huì)為等待南北方向強(qiáng)行的車輛而耽誤更多的時(shí)間。在這段程序的設(shè)計(jì)中用到了conv_std_logic_vector(value,n)語(yǔ)句，它的用法就是將已經(jīng)定義的數(shù)值 (value)轉(zhuǎn)換成n位(bit)的表示方法。 end if。 when 101=load=conv_std_logic_vector(greenew_time,8)。 when 001=load=conv_std_logic_vector(yellowsn_time,8)。139。 elsif (clk39。constant greensn_time:integer:=25。constant yellowew_time:integer:=5。 sign_state:in std_logic_vector(2 downto 0)。entity hld2 isport(reset:in std_logic。 end case。 sign_state=“100”時(shí)，東西方向黃燈亮5s。 sign_state=“010”時(shí)，南北方向紅燈亮15s。 sign_state=“000”時(shí)，南北方向綠燈亮25s。139。 elsif (clk39。南北方向綠燈設(shè)定為25s。南北方向紅燈設(shè)定為15s。東西方向黃燈設(shè)定為5s。經(jīng)仿真后得到的時(shí)序圖(見圖8)： 圖8 計(jì)數(shù)秒數(shù)選擇電路時(shí)序圖由計(jì)數(shù)描述選擇電路的時(shí)序圖(見圖8)可以看出這段程序中定義了在正常車流量情況下，東西及南北方向紅燈、黃燈和綠燈需要維持的秒數(shù)分別是15s、5s和25s。 計(jì)數(shù)秒數(shù)選擇電路當(dāng)通過(guò)交通路口時(shí)，如果能在一個(gè)方向增添一個(gè)倒計(jì)時(shí)顯示器對(duì)車輛、行人加以提示，可能會(huì)有更好的效果。end process。 ena_one=ena_one。 ena_one=not ena_one。139。 elsif (clk39。039。ena_scan=ena_s。039。 ena_s=39。 elsif (clk39。139。signal ena_s:std_logic。constant two_hz_bit:positive:=7。 flash_1hz:out std_logic)。entity hld1 isport(reset:in std_logic。程序如下：library ieee。signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。在這段程序的設(shè)計(jì)過(guò)程中最大的特點(diǎn)就是引用了參數(shù)化的概念，即使用了常數(shù)(constant)。 圖4 時(shí)鐘發(fā)生電路模塊圖系統(tǒng)輸入信號(hào)：clk：由外部信號(hào)發(fā)生器提供1kHZ的時(shí)鐘信號(hào)；reset：系統(tǒng)內(nèi)部自復(fù)位信號(hào)。當(dāng)計(jì)數(shù)器計(jì)時(shí)完畢，倒計(jì)時(shí)控制器就會(huì)負(fù)責(zé)產(chǎn)生一個(gè)脈沖信號(hào)發(fā)送給紅綠燈信號(hào)控制電路進(jìn)入下一個(gè)狀態(tài)，之后循環(huán)這一過(guò)程。其中包括：(1) 時(shí)鐘發(fā)生電路；(2) 計(jì)數(shù)秒數(shù)選擇電路；(3) 倒計(jì)時(shí)控制電路；(4) 紅綠燈信號(hào)控制電路。軟件方面包括：（1）電路合成模塊的概念：將交通燈信號(hào)系統(tǒng)劃分成若干個(gè)小電路，編寫每一個(gè)模塊的VHDL程序代碼，并將各個(gè)小電路相連接。　　(5) VHDL 語(yǔ)言程序易于共享和復(fù)用　　VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法?！　?3) VHDL 語(yǔ)言具有很強(qiáng)的移植能力　　VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在: 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行?！　?2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力　　VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí), 它還具有多層次的電路設(shè)計(jì)描述功能。而且用原理圖表示的設(shè)計(jì)，通用性、可移植性也比較弱，所以在現(xiàn)代的設(shè)計(jì)中，越來(lái)越多地采用了基于硬件描述語(yǔ)言的設(shè)計(jì)方式。 選擇VHDL硬件描述語(yǔ)言設(shè)計(jì)的優(yōu)勢(shì)首先，簡(jiǎn)單地介紹一下什么是VHDL硬件描述語(yǔ)言。要實(shí)現(xiàn)上述功能，還需面對(duì)諸多必須解決的問(wèn)題。 鑒于城市智能交通系統(tǒng)建設(shè)涉及到城市管理多個(gè)部門職能，因此，只有各相關(guān)部門協(xié)調(diào)配合、共同行動(dòng)起來(lái)，在必要的機(jī)制和技術(shù)手段下充分實(shí)現(xiàn)部門間的信息共享，城市智能交通才可能順利建設(shè)和發(fā)展。 隨著交通狀況的日益惡化，西方發(fā)達(dá)國(guó)家普遍開展了關(guān)于智能交通系統(tǒng)共用信息平臺(tái)的研究、建設(shè)。 由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的?？偸且言O(shè)計(jì)分成若干部分，每一部分再分別描述其行為。在程序7中，綜合建立遞增計(jì)數(shù)器和完整的比較器；在程序8中，綜合建立遞減計(jì)數(shù)器和對(duì)于常數(shù)零的比較器。if (count=0)then count=input_signal。else count=count+1。程序6：q1=a+(b+c)。邏輯設(shè)計(jì)的資源共享有時(shí)，如果適當(dāng)?shù)乩美ㄌ?hào)進(jìn)行重新組合，就可以實(shí)現(xiàn)資源的共享，這樣使得電路結(jié)構(gòu)得到優(yōu)化。else temp:=c。end if。例如下面的兩段程序代碼中，程序3中需要2個(gè)加法器。而程序 1如果不加else stepsize=”0000000”這句，則會(huì)生成一個(gè)含有7b寄存器的結(jié)構(gòu)，雖然都能實(shí)現(xiàn)相同的功能，但是程序1電路復(fù)雜度會(huì)大增。程序2：stepsize=“0000111” when index=“00000”else “0001000” when index=“00001”else “0001001” when index=“00010”……“0000000”。elsif index=“00001”then stepsize=“0001000”。描述方法的合理選用 用 VHDL進(jìn)行設(shè)計(jì)，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計(jì)要求實(shí)現(xiàn)的功能的難度外，還受設(shè)計(jì)工程師對(duì)電路的描述方法的影響。要建立VHDL源代碼，設(shè)計(jì)者必須了解 VHDL與綜合結(jié)果的關(guān)系。 （4） 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。強(qiáng)大的行為描述能力避開了具體的器件結(jié)構(gòu)， 是在邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （3）VHDL語(yǔ)言的數(shù)據(jù)類型豐富!語(yǔ)法嚴(yán)格清晰，串行和并行通用，物理過(guò)程清楚。 VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)， 可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，而且覆蓋面廣，方法靈活。再次，我們參考architecture的名稱在結(jié)構(gòu)體的最后一行作為相同的原因?qū)?shí)體進(jìn)行處理。有些人可能認(rèn)為其余的VHDL代碼是多余的。F = not ( ( A和B )或( C和D ) ) 。begin是VHDL 開始時(shí)的關(guān)鍵詞，再次標(biāo)記了結(jié)構(gòu)體的轉(zhuǎn)換區(qū)和新結(jié)構(gòu)體開始部分。如果有可能可以定義幾種替代結(jié)構(gòu)體系為單一實(shí)體設(shè)計(jì)，而唯一的目是該結(jié)構(gòu)的名稱是要區(qū)分這些替代的。這個(gè)實(shí)體說(shuō)明end是終止VHDL 程序的關(guān)鍵詞。VHDL的語(yǔ)言結(jié)構(gòu)如新的數(shù)據(jù)類型可以在程序包中定義，特殊的程序包std_logic_1164是一個(gè)IEEE標(biāo)準(zhǔn),在VHDL中代表數(shù)字信號(hào)的。每個(gè)端口說(shuō)明包括一個(gè)或多個(gè)端口的名稱(例如,A,B)，方向信息是允許流經(jīng)端口( in , out或inout )，而這些端口的數(shù)據(jù)類型(例如：std_logic )。port(A,B,C,D: std_logic 。 Entity AOI is設(shè)計(jì)實(shí)體的名字只是使用者創(chuàng)造出的一個(gè)標(biāo)簽，它不符合一個(gè)名稱預(yù)先確定的VHDL元件庫(kù)。 上述實(shí)體的表明是定義一個(gè)庫(kù)語(yǔ)句 ( library ieee 。兩個(gè)定義語(yǔ)句表明了一個(gè)注釋的開始,這部分在VHDL進(jìn)行編譯的時(shí)候會(huì)被忽略了。注釋并不是VHDL設(shè)計(jì)的一部分，但允許使用者對(duì)VHDL代碼做筆記，通常作為輔助理解。end AOI。 圖1：AOI門單芯片結(jié)構(gòu)圖VHDL: an AOI gate design entity VHDL code for ANDORINVERT gatelibrary IEEE。這個(gè)實(shí)體表明了外部界面的設(shè)計(jì)實(shí)體。VHDL許可證技術(shù)通過(guò)支持自頂向下的設(shè)計(jì)和邏輯合成進(jìn)行獨(dú)立設(shè)計(jì)。行為仿真還允許設(shè)計(jì)優(yōu)化探討替代體系結(jié)構(gòu)，從而更好地設(shè)計(jì)。才能得到執(zhí)行,并且可以模擬1到2個(gè)量級(jí)比門級(jí)描述要快。VHDL允許使用任何方式去描述設(shè)計(jì)自頂向下,自底向上或中間空出！VHDL可以用來(lái)描述硬件在門級(jí)或更抽象的方式。VHDL不是一個(gè)信息模型，數(shù)據(jù)庫(kù)模式，一種模擬器，一個(gè)工具或一種方法！然而，對(duì)于有效地利用VHDL這種方法和工具是最基本的。 VHDL系統(tǒng)VHDL是一種符號(hào)，并且是簡(jiǎn)明完全定義的語(yǔ)言參考手冊(cè)(LRM)。整個(gè)系統(tǒng)可集成在一個(gè)芯片上等特點(diǎn)，使其將廣泛應(yīng)用于專用集成電路和機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域新產(chǎn)品的開發(fā)研制中[4]。從某種意義上來(lái)說(shuō)，EDA教學(xué)科研情況如何，代表著一個(gè)學(xué)校電