【正文】 自己就開始找資料，了解 FPGA的內部結構， VHDL 的設計思路，復習了 VHDL 語言的語法，找到了 VGA 以吉林農(nóng)業(yè)大學本科畢業(yè)設計 4。 在一開始接觸這個題目的時候，真的很茫然，不知道從哪開始下手，不知道VGA， PS2 是干什么的？怎么才能做出來？用什么做？這些問題一個都不知道。從畢業(yè)設計中，學到了 XC3S500E SPARTAN3E FPGA 內部結構及其工作原理，了解了時鐘電路和控制電路的工作原理，鞏固了 VHDL 語言的使用能力，提高了自己動手的能力，學到了很多經(jīng)驗，并且提高了自己分析問題的能力和創(chuàng)新能力，得到了理論聯(lián)系實際的機會，做出了成果。通過這次的畢業(yè)設計，使我對 FPGA 有了更 深的認識，從理論和實踐上都得到了很大的提高，所以這次任務的完成是我學到了很多東西。畢業(yè)設計完成了，達到了預期的目的。在這個試驗中進行下載前在保證開發(fā)板斷電的情況下將一臺顯示器和開發(fā)板上的 VGA 接口相連。 如果下載成功，則出現(xiàn)如圖所示界面，這時用戶可以根據(jù)設臵的管腳進行輸入操作，觀察指示燈和顯示器的輸出。程序開始下載。這時在操作欄中單擊鼠標右鍵，在彈出的對話框中選擇 “Add Xilinx Device” 選項，添加工程中生成的位流文件。點擊菜單 項 “Output”, 在彈出的下拉菜單中選擇 “Cable Auto connect ” 項，程序會再次自動檢測下載線有沒有連接好。下載線連接好后將電源線一端連接到電源插座上，另一端連接到開發(fā)板的電源插頭中。 文件產(chǎn)生成功后，單擊 “Generate Pr ogramming File” 前邊的＋號，雙擊打開菜單中的 “Configure Device” 項，彈出對話框后，在對話框中單擊“ 下一步 ” 按鈕，在新彈出的對話框中采用默認的設臵，單擊 “ 完成 ” ，程序會自動測試 PC 機的并口和開發(fā)板之間有沒有下載線連接正常。 （ 3）設計實現(xiàn) 雙擊 “Implement Design”, 對源文件進行適配布線。管腳分配完成后，單擊菜單欄中的保存按鈕，將建成的管腳約束文件保存一下，如果有現(xiàn)成的管腳約束文件則只 要添加近來就可以了。如果源文件有錯， 則會變成紅色的 “” ，這時可以單擊 “Synthesize XST” 前邊的 “ ＋ ” 號在打開的菜單中雙擊 “View Synthesis Report” 根據(jù)給出的提示信息修改源文件，直至編譯正確。在編譯過程中，右下方的狀態(tài)窗口中會顯示編譯的進度，信息窗口中會顯示編譯進行的信息。該仿真步驟必須進行，以確保設計功能與 FPGA 實際運行結果一致；【 Generate IBIS Model】用以產(chǎn)生 IBIS 仿真模型，輔助 PCB布板的仿真與設計；【 Multi Pass Place amp。 Route Static Timing】包含了進行布局布線后靜態(tài)時序分析的一系列命令，可以啟動 Timing Analyzer 分析布局布線后的靜態(tài)時序；【 View/Edit Place Design（ Floorplanner）】和【 View/Edit Place Design（ FPGA Editor）】用以啟動 Floorplanner 和 FPGA Editor 完成 FPGA 布局布線的結果分析、編輯，手動更改布局布線結果，產(chǎn)生布局布線指導與約束文件，輔助 Xilinx 自動布局布線器，提高布局布線效率并解決布局布線中的問題；【 Analyze Power（ XPower）】用以啟動功耗仿真器分析設計功耗；【 Generate PostPlace amp。布局布線步驟的命令與工具非常多：【 Place amp。布局布線的輸入文件包括 NCD 和 PCF 模板文件，輸出文件包括 NCD、DLY（延時文件）、 PAD 和 PAR 文件。 Route （ FPGA Editor）】用以啟動 FPGA 底層編輯器進行手動布局布線，指導 Xilinx 自動布局布線器，解決布局布線異常，提高布局布線效率；【 Generate PostMap Simulation Model】用以產(chǎn)生映射步 驟后仿真模型，由于該仿真模型不包含實際布線時延，所以有時也省略此仿真步驟 布局和布線（ Place amp。其中 MRP 文件是通過 Floorplanner 生成的布局約束文件， NCD 文件包含當前設計的物理映射信息， PCF 文件包含當前設計的物理約束信息， NGM 文件與當前設計的靜態(tài)時序分析有關， MRP 文件是映射的運行報告，主要包括映射的命令行參數(shù)、目標設計占用的邏輯資源、映射過程中出現(xiàn)的錯誤和告警、優(yōu)化過程中刪除的邏輯等內容。 吉林農(nóng)業(yè)大學本科畢業(yè)設計 38 在映射過程中，由轉換流程生成的 NGD 文件將被映射為目標器件的特定物理邏輯單元，并保存在 NCD（展開的物理設計數(shù)據(jù)庫）文件中。實現(xiàn)工具可以導入 EDN、 EDF、 EDIF、 SEDIF格式的設計文件，以及 UCF（用戶約束文件）、 NCF（網(wǎng)表約束文件）、 NMC（物理宏庫文件）、 NGC（含有約束信息的網(wǎng)表）格式的約束文件。布局布線步驟調用 Xilinx 布局布線器，根據(jù)用戶約束和物理約束，對設計模塊進行實際的布局，并根據(jù)設計連接，對布局后的模塊進行布線，產(chǎn)生 FPGA/CPLD 配臵文件。翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為 Xilinx 特定器件的底層結構和硬件原語（具體的原語詳見第 3 章中的原語介紹）。實現(xiàn)主要分為 3 個步驟：翻譯（ Translate）邏輯網(wǎng)表，映射（ Map）到器件單元與布局布線（ Place amp。其中 ISE、 ModelSim 軟件和 Synplify 軟件不同版本之間的差異不是很大，所以操作和設計結果的差別也是很小的。為了更好地使用軟件，至少需要 512M 內存， CPU 的主頻在 2GHz 以上。 ? 下載：下載功能包括了 BitGen，用于將布局布線后的設計文件轉換為位流文件，還包括了 ImPACT，功能是進行設備配臵和通信，控制將程序燒寫到 FPGA 芯片中去。 ? 仿真： ISE 本身自帶了一個具有圖形化波形編輯功能的仿真工具 HDL Bencher，同時又提供了使用 Model Tech 公司的 Modelsim 進行仿真的接口。 ? 設計輸入： ISE 提供的設計輸入工具包括用于 HDL 代碼 輸入和查看報告的 ISE 文本編輯器（ The ISE Text Editor），用于原理圖編輯的工具 ECS（ The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于狀態(tài)機設計的 StateCAD 以及用于約束文件編輯的Constraint Editor 等。 ISE 作為高效的 EDA 設計工具集合，與第三方軟件揚長補短，使軟件功能越來越強大，為用戶提供了更加豐富的 Xilinx 平臺。 Xilinx的開發(fā)工具也在不斷地升級，由早期的 Foundation 系列逐步發(fā)展到目前的 ISE 系列，集成了 FPGA 開發(fā)需要的所有功能，其主要特點有： ? 包含了 Xilinx 新型 SmartCompile 技術，可以將實現(xiàn)時間縮減 倍，能在最短的時間內提供最高的性能，提供了一個功能強大的設計收斂環(huán)境； ? 全面支持 Virtex5系列器件（業(yè)界首款 65nm FPGA）； ? 集成式的時序收斂環(huán)境有助于快速、輕松地識別 FPGA 設計的瓶頸； ? 可以節(jié)省一個或多個速度等級的成本，并可在邏輯設計 中實現(xiàn)最低的總成本。如果數(shù)據(jù)很多(512),建議不要使用此功能，可能會因數(shù)據(jù)太大而無法響應 吉林農(nóng)業(yè)大學本科畢業(yè)設計 35 選擇完成后點擊 GENERATE 生成代碼就可以了 . 字符庫 在本設計中 ROM 初始化值使用的是 ISO885915 國際標準字符庫 ,每個字符固定為 12*8 個像素。 然后在點擊 LOAD FILE…… ，選擇這個文件，點打開。 數(shù)據(jù)的個數(shù)必須和你定義的數(shù)據(jù)深度相同，否則會出錯。 最后一個數(shù)據(jù)后用分號 。 第二行照抄。 注意： 第一行定義文件中的數(shù)據(jù)采用什么進制。 文件內容的格式如下 ： MEMORY_INITIALIZATION_RADIX=10。 在 LOAD INIT FILE 項上打勾 ， 點擊 LOAD FILE…… 出現(xiàn)下圖 ， 要你選擇一個文件 圖 IP CORE 產(chǎn)生 ROM Fig. IP CORE Produce ROM 這個文件就是你要放在 ROM中的數(shù)據(jù) ， 文件的后綴名是 .COE。 再 NEXT： 吉林農(nóng)業(yè)大學本科畢業(yè)設計 33 圖 IP CORE 產(chǎn)生 ROM Fig. IP CORE Produce ROM 這里可以選擇是 CLK上升沿讀數(shù)據(jù)還是下降沿讀。 點擊 NEXT進入下圖。 吉林農(nóng)業(yè)大學本科畢業(yè)設計 32 圖 IP CORE 產(chǎn)生 ROM Fig. IP CORE Produce ROM 在 ponent name內填寫模塊名 （ 要小寫 ） 第二項選擇 READ ONLY(選 READ AND WRITE 就是 RAM)， 表示要生成只讀的 ROM。 第二個是雙口 BLOCK RAM. 第三個是單口 BLOCK RAM. 選擇你想要使用的 IP核，（以常用的單口 BLOCK RAM為例）點擊 NEXT: 圖 IP CORE 產(chǎn)生 ROM Fig. IP CORE Produce ROM 點擊完成。 吉林農(nóng)業(yè)大學本科畢業(yè)設計 31 圖 IP CORE 產(chǎn)生 ROM Fig. IP CORE Produce ROM 下圖中選擇你要的 IP核 。本文主要介紹 ROM的使用方法， RAM的使用方法類同。 ROM 的產(chǎn)生方法 (上一部分的雙口 RAM 產(chǎn)生方式與 ROM 的方法相同 ) FPGA內部有 BLOCK RAM和分布式 RAM， 這些資源都可以作為 ROM(ROM只是有初始值的 RAM， 而且該初始值不能改變 )。 Core Generator 最重要的配臵文件的后綴是 .xco，既可以是輸出文件又可以是輸入文件，包含了當前工程的屬性和 IP Core 的參數(shù)信息。 IP Core 生成器（ Core Generator）是 Xilinx FPGA 設計中的一個重要設計工具，提供了大量成熟的、高效的 IP Core 為用戶所用，涵蓋了汽車工業(yè)、基本單元、通信和網(wǎng)絡、數(shù)字信號處理、 FPGA 特點和設計、數(shù)學函數(shù)、記憶和存儲單元、標準總線接口等 8 大類，從簡單的基本設計模塊到復雜的處理器一應俱全。 雙口 RAM 部分 在 PS2 和 VGA 之間使用了一個雙口 RAM,PS2 數(shù)據(jù)被放在 RAM 中 ,VGA通過查表讀取按鍵的 ACSII 碼 . 在本設計中使用 IP CORE 生成 RAM,生成的方法與下部分 ROM的生成方法幾乎相同 ,這里就不做過多的介紹 . 生成 RAM的管腳圖如下 : 吉林農(nóng)業(yè)大學本科畢業(yè)設計 28 圖 RAM管腳圖 Fig. RAMpin map 各管腳含義 : 圖 管腳定義 Fig. Pin definition 握手信號的產(chǎn)生 : 吉林農(nóng)業(yè)大學本科畢業(yè)設計 29 圖 握手信號 Fig. Handshake signals 讀寫模式的產(chǎn)生 : 雙口 RAM的讀寫方式分為兩種 : 先讀后寫模式 ,先寫后讀模式 .在本設計中采用來后者 ,以下給出這種模式的時序圖 圖 先寫后讀模式 Fig. writing First 從圖中可以看到當芯片使能信號 ,寫有效信號以及時鐘高電平來臨時 數(shù)據(jù) 1111先寫入地址 bb中 ,然后地址 bb中的內容 1111才被讀出來 . ROM 部分 在本設計中使用 IP CORE 產(chǎn)生的 ROM,其作用是存放 VGA顯示的標準字符表 . IP Core 就是預先設計好、經(jīng)過嚴格測試和優(yōu)化過的電路功能模塊，如乘法器、 FIR濾波器、 PCI 接口等，并且一般采用參數(shù)可配臵的結構，方便用戶根據(jù)實際情況來調用這些模塊。 鍵盤按鍵的數(shù)據(jù)是串行輸入的，因此使用了一個移位寄存器， 11位數(shù)據(jù)都取得后，把鍵盤數(shù)據(jù)做 ASICII碼轉換，鍵盤上各按鍵對應的 ASICII如下圖： 圖 鍵值對應 ASICII值 Fig. ASICII key corresponding value PS2 模塊與 FPGA 的連接端口 PS2 與 FPGA 的連接端口如圖 ： 吉林農(nóng)業(yè)大學本科畢業(yè)設計 27 圖 連接端口 Fig. Figure Ports map VGA 部分的管腳約束文件如下： NET PS2_CLK LOC = G14 | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW 。 m1_rx_clk_l 這一狀態(tài)是低電平狀態(tài)，計 60μs后轉到下一狀態(tài)。 m1_rx_falling_edge_marker這個狀態(tài)是下降沿狀態(tài)， PS2模塊在這一狀態(tài)采集按鍵數(shù)據(jù)。 Symbol parameter min Max