【正文】 USE 。USE 。end xsettime_arch。end if。when others=null。d_out( 0 )=sec( 4)。d_out( 2 )=sec( 6 )。when 100=d_out( 3 )=39。d_out( 0 )=min( 4)。 41d_out( 2 )=min( 6 )。when 010=d_out( 3 )=39。d_out( 0 )=hour( 4)。039。039。sel=sel1。end if。event) thenif sel15 then sel1=sel1+1。139。sel1=000。 thensel =000。begin process (reset,sec,min,hour,clk,sel1)beginif reset=39。 40end xsettime。 sel:out std_logic_vector(2 downto 0)。 reset : in std_logic。 min:in std_logic_vector(6 downto 0)。USE 。USE 。end xhour_arch。end if。end if。end if。elseif hour=100011 thenhour=000000。event) thenif lcount =9 thenlcount=0000。139。hour=000000。039。alias hcount:std_logic_vector(1 downto 0)is hour(5 downto 4)。architecture xhour_arch of xhour issignal hour:std_logic_vector(5 downto 0)。hourout:out std_logic_vector(5 downto 0))。entity xhour is port (clkhour:in std_logic。USE 。（ xhour）LIBRARY IEEE。end process。end if。039。 38elselcountm=lcountm+1。139。elsehcountm=000。ehour=39。event) thenif lcountm =9 thenlcountm=0000。139。 thenmin=0000000。beginif minl=39。process(clkmin,minl)alias lcountm: std_logic_vector(3 downto 0)is min (3 downto 0)。end if。end if。139。039。and clk39。if clk=39。139。039。minout=0000000。 thenenhour=39。beginprocess (reset,clk,min,sethour,ehour)beginif reset=39。signal ehour:std_logic。end xminute。 minout:out std_logic_vector(6 downto 0)。 sethour:in std_logic。entity xminute is port (clkmin:in std_logic。USE 。（xminute）LIBRARY IEEE。end process。end if。039。elselcount=lcount+1。139。elsehcount=000。emin=39。event) then if lcount =9 then lcount=0000。139。 then sec=0000000。beginif secl=39。process(clk,secl)alias lcount: std_logic_vector(3 downto 0)is sec (3 downto 0)。end if。end if。139。039。and clkset39。 35if clkset=39。039。139。secout=0000000。 thenenmin=39。begin process (reset,sec,emin,setmin,clkset)beginif reset=39。signal emin:std_logic。end xsecend。 secout:out std_logic_vector(6 downto 0)。 setmin:in std_logic。entity xsecend is port (clk:in std_logic。USE 。該畢業(yè)設(shè)計(jì)是我上大學(xué)以來第一次全面、系統(tǒng)地把所學(xué)的電子科學(xué)知識運(yùn)用到實(shí)踐當(dāng)中，感謝蔡老師的幫助和指導(dǎo)，讓我順利完成了畢業(yè)設(shè)計(jì)！在此，再次對我敬愛的蔡老師表示由衷的謝意，同時也對設(shè)計(jì)過程中幫助我的其他老師和同學(xué)道聲謝謝！ 32參考文獻(xiàn)[1] Verilog HDL(第 2 版)[M].北京:電子工業(yè)出版社，2022,9.[2] CPLD/FPGA 的 Verilog 設(shè)計(jì)[M].北京:機(jī)械工業(yè)出版社,2022,3.[3] 吳繼華、王誠 .Altera FPGA/CPLD 設(shè)計(jì)基礎(chǔ)編[M].北京: 人民郵電出版社，2022.[4] Michael ．Verilog HDL 高級數(shù)字設(shè)計(jì)[M].北京: 電子工業(yè)出版社，2022. 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