【正文】 。其次，我要感謝幫助過(guò)我的同學(xué)們，他們也為我解決了不少難題，同時(shí)也感謝學(xué)院為我提供了良好的做畢業(yè)設(shè)計(jì)的環(huán)境。首先要感謝我的指導(dǎo)老師，在課程設(shè)計(jì)上給予我的知道，提供給我的支持和幫助，特別是幫助我解決了我半個(gè)多月來(lái)一直沒(méi)有循環(huán)出來(lái)的計(jì)費(fèi)循環(huán)程序，這是我能順利完成這次報(bào)告的主要原因，讓我能把系統(tǒng)做得更加完善。 當(dāng)然 ,還有一些不足及待改進(jìn)之處 ,希望老師給予批評(píng)指教。如果要實(shí)現(xiàn)現(xiàn)實(shí)生活中出租車的各種速度檔位，紅綠燈停車，堵車按時(shí)計(jì)費(fèi)還是有一定的難度。 七、準(zhǔn)備材料，搜集數(shù)據(jù)，撰寫論文。 五、用軟件對(duì)程序進(jìn)行編譯和仿真，觀察波形，基本符合要求，準(zhǔn)備硬件下載工作。 二、學(xué)習(xí)設(shè)計(jì)所用的 MAX+PLUS2軟件，做到熟練掌握軟件的各種輸入功能仿真功能。綜上所述，本系統(tǒng)設(shè)計(jì)符合題目設(shè)計(jì)要求。同時(shí)數(shù)碼管在仿真圖中只能一位位顯示路程和費(fèi)用，在宏觀上看同樣也不是很明顯。而片選信號(hào)不受 stop控 制，連續(xù)不斷輸出。 Dpout，用于控制小數(shù)點(diǎn)，與實(shí)驗(yàn)箱上數(shù)碼管的小數(shù)點(diǎn)端 H相連。起到控制數(shù)碼管顯示的作用。 仿真步驟：（ 1）建立波形文件（也稱模擬器通道文件 SCF），從菜單 “FILE”中選擇 “New”打開新建文件類型對(duì)話框，選擇 .SCF文件； 圖 （ 2）在波形編輯器窗口的 Name下空白處單擊鼠標(biāo)右鍵，出現(xiàn)浮動(dòng)菜單，選擇 “Enter Nodes form SNF”可打開 “從 SNF文件輸入觀測(cè)節(jié)點(diǎn) ”； （ 3）建立輸入波形，輸入端可有對(duì)應(yīng)的菜單選項(xiàng)和工具條，輸入需 要的波形，保存后模擬進(jìn)行檢查； （ 4）模擬通過(guò)后就可將設(shè)計(jì)結(jié)果編程下載到目標(biāo)器件中，為使設(shè)計(jì)符合用戶要求，將有自己進(jìn)行目標(biāo)器件選擇和管腳鎖定。 end case。 when 1001 = seg = 1101111。 when 0111 = seg = 0000111。 when 0101 = seg = 1101101。 when 0011 = seg = 1001111。 when 0001 = seg = 0000110。 end case。 when111=d=b4。 when101=d=b2。 when011=d=a4。 when001=d=a2。 七段譯碼顯示模塊 圖 輸入端口 C為片選信號(hào)，當(dāng) C為 “000”時(shí)，輸出信號(hào)為 A1；當(dāng) C為 “001”時(shí)，輸出信號(hào)為A2；當(dāng) C為 “010”時(shí)，輸出信號(hào)為 A3；當(dāng) C為 “011”時(shí)，輸出信號(hào)為 A4；當(dāng) C為 “100”時(shí)，輸出信號(hào)為 B1；當(dāng) C為 “101”時(shí)，輸出信號(hào)為 B2；當(dāng) C為 “110”時(shí)，輸出信號(hào)為 B3；當(dāng) C為 “111”時(shí)，輸出信號(hào)為 B4； 湖北工業(yè)大學(xué)商貿(mào)學(xué)院畢業(yè)設(shè)計(jì) 24 圖 主要程序 ： begin b:=c。當(dāng) CLK上升沿時(shí)，輸出信號(hào) A便開始進(jìn)行相加計(jì)數(shù)。 end if。end if。pc=pc+1。 if qb2 then if cf=50 then cf=0。 else lc=lc+25。 else qb=qb+1。 if qb=9 then qb=0000。為了清楚地能在數(shù)碼管上看出來(lái)，本設(shè)計(jì)一個(gè) 1khz時(shí)鐘上升沿，里程便增加 。 圖 圖 計(jì)費(fèi)和路程計(jì)算模塊 片選模塊 小數(shù)點(diǎn)控制模塊 七段譯碼顯示模塊 湖北工業(yè)大學(xué)商貿(mào)學(xué)院畢業(yè)設(shè)計(jì) 21 上面模塊圖中模塊 JIFEI1015即計(jì)費(fèi)和路程計(jì)算模塊；模塊 SEL為片選模塊，產(chǎn)生數(shù)碼管的片選信號(hào)；模塊 xxx1對(duì)應(yīng)于數(shù)碼管的片選信號(hào)，將相應(yīng)的數(shù)據(jù)送出，同時(shí)將車費(fèi)和路程顯示出來(lái)；模塊 SEG即七段譯碼模塊，進(jìn) 行譯碼；模塊 DP即小數(shù)點(diǎn)控制模塊，使得 xxx1模塊中的 A3和 B3輸出數(shù)據(jù)對(duì)應(yīng)的數(shù)碼管譯碼的小數(shù)點(diǎn)位顯示。 MAX+PLUSⅡ還提供了自定義功能 ,選擇MAX+PLUSⅡ Floorplan Editor,可進(jìn)入底層編輯工具 . 模擬仿真和定時(shí)分析 在模擬仿真過(guò)程中，需要給 MAX+PLUSⅡ仿真器提供輸入向量，仿真器將產(chǎn)生與這些輸入激勵(lì)信號(hào)相對(duì)應(yīng)的輸入信號(hào) .仿真結(jié)果將與實(shí)際的可編程邏輯器件在同一條件下的時(shí)序關(guān)系完全相同 . 運(yùn)行仿真器 (1) 打開仿真器窗口 在 MAX＋ PLUSI菜單中選擇 Simulator，即打開仿真器，并自動(dòng)裝載當(dāng)前項(xiàng)目的仿真器表文件和前面剛創(chuàng)建的與當(dāng)前項(xiàng)目同名的仿真器通道文件（ .scf）。 VHDL和 Verilog HDL是符合 IEEE標(biāo)準(zhǔn)的高級(jí)硬件行為描述語(yǔ)言，也都適合于大型的、復(fù)雜的設(shè)計(jì) .這些語(yǔ)言都是用文本來(lái)進(jìn)行設(shè)計(jì)，它們的輸入方式既有共同之處，又各有特點(diǎn)，設(shè)計(jì)人員可根據(jù)實(shí)際情況選擇使用 . 設(shè)計(jì)項(xiàng)目的編譯 (1) 選擇器件 ,即定義用哪種 CPLD或 FPGA邏輯器件來(lái)實(shí)現(xiàn)設(shè)計(jì) .單擊 Assign菜單選擇Device選項(xiàng) ,”Device Family”選擇 ”MAX7000”,”Device”項(xiàng)選擇 ”AUTO”,單擊 ”O(jiān)K”按鈕 ,就可以確認(rèn)器件 . (2) 保存文件并檢查基本錯(cuò)誤 .單擊 file菜單 ,選擇 ”project/saveamp。 設(shè)計(jì)輸入 在 Windows的程序管理器窗口中用鼠標(biāo)左鍵雙擊 圖標(biāo)，或在 “開始 ”菜單內(nèi)選擇MAX+PLUSⅡ項(xiàng)，開始運(yùn)行 MAX+PLUSⅡ，管理器窗口被打開 . (1)圖形設(shè)計(jì)輸入方法 MAX＋ PLUS II編譯器的工作對(duì)象是項(xiàng)目，所以在進(jìn)行一個(gè)邏輯設(shè)計(jì)時(shí)，首先要指定該設(shè)計(jì)的項(xiàng)目名稱，對(duì)干每個(gè)新的項(xiàng)目應(yīng)該建立一個(gè)單獨(dú)的子目錄，如果該子目錄不存在， MAX＋ PLUSI將自動(dòng)創(chuàng)建 .以后所有與該項(xiàng)目有關(guān)的文件都將存在這個(gè)子錄下 .每個(gè)設(shè)計(jì)必須有一個(gè)項(xiàng)目名，并需要保證項(xiàng)目名與設(shè)計(jì)文件名一致．再建立新文件 ,在 File菜單中選擇 New將出現(xiàn) New對(duì)話框 。 MAX+PLUSⅡ開發(fā)工具目前在國(guó)內(nèi)使用很普遍 ,擁有完備的在線幫助 ,初學(xué)者可以很快學(xué)習(xí)掌握該工具的使用 ,完成高性能的設(shè)計(jì) .它是 EDA設(shè)計(jì)中不可缺少的 一種工具 。 湖北工業(yè)大學(xué)商貿(mào)學(xué)院畢業(yè)設(shè)計(jì) 17 5 MAX+PLUSⅡ 的使用 5． 1 概述 美國(guó) Altera公司的 MAX+plusⅡ 開發(fā)工具是一種 CAE軟件工具 ,全稱是全集成化可編程邏輯設(shè)計(jì)環(huán)境 (Multiple Array Matrix and Programmable Logic User Systems).該工具配備有編輯 ,編譯 ,仿真 ,芯片編程等功能 ,具有兩種輸入手段 :文本輸入 (使用一種編輯語(yǔ)言 ,如VHDL語(yǔ)言 )和原理圖輸入。先將整個(gè)設(shè)計(jì)依功能上的需要?jiǎng)澐殖蓴?shù)個(gè)小的區(qū)塊，再?gòu)拿總€(gè)區(qū)塊中進(jìn)行底層模塊詳細(xì)設(shè)計(jì)。如果測(cè)試 pattern不正確或是其代表性不夠，就算是做了 simulation 也不能保證結(jié)果的正確。當(dāng)然要不要做 prelayout simulation 是見人見智的做法，也可以兩者都做，也有人認(rèn)為可以做完 placeamp。route后，開發(fā)工具可產(chǎn)生含有 timing delay的 VHDL list文件。route才知道在某些時(shí)序上較臨界的線路需要用較快速的器件來(lái)完成，而在大部分不是很在乎時(shí)序的線路上用一般較普通的器件來(lái)完成。route工具讀入一個(gè)經(jīng)過(guò)邏輯合成的 list的文件時(shí)，它并沒(méi)有將此一設(shè)計(jì)布成 clock 10MHz的線路的概念，還是要將其布成 clock 20KHz的線路。route一個(gè)努力的方向。 在進(jìn)行 placeamp。route后的 timing delay完全一致，因此也可以略過(guò)此一步驟而直接進(jìn)行 placeamp。再做完邏輯合成之后，我們可設(shè)定合成器令其產(chǎn)生一組 VHDL文件，并以此文件做 prelayout simulation。route工具所需的輸入格式，一般 PLD的發(fā)展統(tǒng)大多都能接收 EDIF（ Electronic Data Interchange Format）的格式。在做 function simulation時(shí)可能需要常?；氐?VHDL source code 進(jìn)行修改，等到所有的功能都正確后才能進(jìn)行下一個(gè)步驟。在做 function之前 先要將 VHDL進(jìn)行語(yǔ)法上的檢查及編譯，等到通過(guò)了檢查才能進(jìn)入 function simulation的步驟。將設(shè)計(jì)以 VHDL完成后，接下來(lái)要做的是function simulation。 VHDL設(shè)計(jì)的流程及階段劃分 設(shè)計(jì)流程 設(shè)計(jì)的第一個(gè)步驟稱為設(shè)計(jì)的切入點(diǎn)，其方式有許多種，包含以原理圖繪制、狀態(tài)機(jī)或是真值表及波形的輸入等，當(dāng)然 VHDL也是其中的一種。塊起著在所含結(jié)構(gòu)體和某種正被配置元件之間分出另一層次的作用，在配置結(jié)構(gòu)體時(shí)，必須指明正在進(jìn)行哪個(gè)塊的配置 。 （ 2） 元件配置 ——通過(guò)構(gòu)造可配置的具體安裝庫(kù)元件，在結(jié)構(gòu)性結(jié)構(gòu)體中，用元件配置語(yǔ)句配置這些元件。如何利用配置使仿真器為同一實(shí)體配置不同的結(jié)構(gòu)體以使設(shè)計(jì)者比較不同結(jié)構(gòu)體的仿真差別，或者為例化的各元件實(shí)體配置指定的結(jié)構(gòu)體，從而形成一個(gè)所希望的例化元件層次構(gòu)成的設(shè)計(jì)實(shí)體，當(dāng)選擇改變結(jié)構(gòu)體時(shí)，只需對(duì)配置文件進(jìn)行重新編輯和仿真。 配置 配置（ configuration）可以把特定的結(jié) 構(gòu)體指定給一個(gè)確定的實(shí)體。 ④子程序調(diào)用語(yǔ)句用于調(diào)用一個(gè)已設(shè)計(jì)好的子程序。 ②進(jìn)程語(yǔ)句定義順序語(yǔ)句模塊，用以將從外部獲得的信號(hào)值，或內(nèi)部的運(yùn)算數(shù)據(jù)向其他的信號(hào)進(jìn)行賦值。而在每一語(yǔ)句結(jié)構(gòu)內(nèi)部可能含有并行運(yùn)行的邏輯描述語(yǔ)句或順序運(yùn)行的邏輯描述語(yǔ)句。但在一個(gè)結(jié)構(gòu)體中說(shuō)明和定義的數(shù)據(jù)類型、常數(shù)、元件、函數(shù)和過(guò)程只能用于這個(gè)結(jié)構(gòu)體中，若希望其能用于其他的實(shí)體或結(jié)構(gòu)體中，則需要專門的程序包來(lái)處理。 ⑴結(jié)構(gòu)體的一般語(yǔ)句格式 結(jié)構(gòu)體的語(yǔ)句格式如下： architecture 結(jié)構(gòu)體名 of 實(shí)體名 is [說(shuō)明語(yǔ)句 ] begin [功能描述語(yǔ)句 ] end architecture 結(jié)構(gòu)體名； 其中，實(shí)體名必須與設(shè)計(jì)實(shí)體名一致，而結(jié)構(gòu)體名可以由設(shè)計(jì)者自己選擇，但當(dāng)一個(gè)實(shí)體具有多個(gè)結(jié)構(gòu)體時(shí)，結(jié)構(gòu)體的取名不可重復(fù)。在電路中，如果實(shí)體代表一個(gè)器件符號(hào)，則結(jié)構(gòu)體描述了這個(gè)符號(hào)的內(nèi)部行為。結(jié)構(gòu)體不能單獨(dú)存在，它必須有一個(gè)界面說(shuō)明，即對(duì)應(yīng)著一個(gè)實(shí)體。 結(jié)構(gòu)體將具體實(shí)現(xiàn)一個(gè)實(shí)體。結(jié)構(gòu)體內(nèi)部構(gòu)造的描述層次和描述內(nèi)容可以用圖 43來(lái)說(shuō)明。 IEEE1076標(biāo)準(zhǔn)包中定義了 4種常用的端口模式，各端口模式的功能及符號(hào) 在實(shí)際的數(shù)字集成電路中， in相當(dāng)于只允許輸入的引腳， out相當(dāng)于只允許輸出的引腳，buffer相當(dāng)于帶輸出緩沖器并可以回讀的引腳（與三態(tài)引腳不同），而 inout相當(dāng)于雙向引腳。一個(gè)實(shí)湖北工業(yè)大學(xué)商貿(mào)學(xué)院畢業(yè)設(shè)計(jì) 13 體通常有一個(gè)或多個(gè)端口，端口類似于原理圖部件符號(hào)上的管腳。實(shí)體端口說(shuō)明的一般書寫格式如下： port(端口名：端口模式 數(shù)據(jù)類型； {端口名：端口模式 數(shù)據(jù)類型 })； 其中，端口名是設(shè)計(jì)者為實(shí)體的每一個(gè)對(duì)外通道所取得名字；端口模式是指這些通道上的數(shù)據(jù)流動(dòng)方式，如輸入或輸出等；數(shù)據(jù)類型是指端口上流動(dòng)的數(shù)據(jù)的表達(dá)格式。因此，設(shè)計(jì)者可以從外面通過(guò)類屬參量的重新設(shè)定而方便地改變一個(gè)設(shè)計(jì)實(shí)體或一個(gè)元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模，而不需要修改實(shí)體內(nèi)部程序。 ⑵ 類屬說(shuō)明語(yǔ)句 類屬（ generic）參量是一種端口界面常數(shù)，通常以一種說(shuō)明的形式放在實(shí)體或塊結(jié)構(gòu)體前的說(shuō)明部分。中間在方括號(hào)內(nèi)的語(yǔ)句描述，在特定的情況下并非時(shí)必須的。 ⑴ 實(shí)體語(yǔ)句結(jié)構(gòu) 實(shí)體說(shuō)明單元的常用語(yǔ)句結(jié) 構(gòu)如下： entity 實(shí)體名 is [generic(類屬表 )； ] [port(端口表 )。這樣在程序中就可以方便地對(duì)標(biāo)準(zhǔn)數(shù)據(jù)類型進(jìn)行操作。 STD_LOGIC_UNSIGNED程序包，其中預(yù)定義的內(nèi)容為基于 STD_LOGIC和 STD_LOGIC_VECTOR的無(wú)符號(hào)的算術(shù)運(yùn)算。 STD_LOGIC_1164程序包 ， 其中預(yù)定義的內(nèi)容為 STD_LOGIC,STD_LOGIC_VECTOR等數(shù)據(jù)類型 ， 及一些數(shù)據(jù)類型的轉(zhuǎn)換函數(shù) 。 USE 。 VHDL語(yǔ)言的總體結(jié)構(gòu)一般是： LIBRARY IEEE； USE 。配置說(shuō)明語(yǔ)句主要用于以層次化的方式對(duì)特定的設(shè)計(jì)實(shí)體進(jìn)行元件例 化，或是為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體。在一個(gè)實(shí)體中，允許含有一個(gè)或多個(gè)結(jié)構(gòu)體，而在每一