基于fpga的出租車計(jì)價(jià)系統(tǒng)設(shè)計(jì)畢業(yè)論文(參考版)
2025-06-25 01:04本頁面
【正文】 end behave。 fei2=0101。 fei0=0111。 mile0=0011。architecture behave of fuzhi is begin t0=0001。entity fuzhi is port( t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:buffer std_logic_vector(3 downto 0) )。use 。附錄十：測(cè)試寫入固定值模塊VHDL語言程序：【測(cè)試寫入固定值模塊VHDL語言程序：測(cè)試各個(gè)硬件片子能不能正常顯示】library ieee。 end process。 when others = seg=1111011。 when 0111 = seg=1110000。 when 0101 = seg=1011011。 when 0011 = seg=1111001。 when 0001 = seg=0110000。 end case。 when 0110 = scan=11111101。 when 0100 = scan=11110111。 when 0010 = scan=11011111。 architecture behave of decode is begin process(qt,adr) begin case qt is when 0000 = scan=01111111。 scan:out std_logic_vector(7 downto 0) )。 adr:in std_logic_vector(3 downto 0)。use 。附錄九：數(shù)碼顯示VHDL語言程序：library ieee。 end process。 when others = seg=mile1。 when 0101 = seg=t1。 when 0011 = seg=fei3。 when 0001 = seg=fei1。end pianxuan。 t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:in std_logic_vector(3 downto 0)。use 。use 。 end behave。 end if。 else qout=qout+1。139。 elsif(clk39。039。 end tm8。 clk: in std_logic。use 。附錄七：模8計(jì)數(shù)器VHDL語言程序：library ieee。end process。 end if。 end if。 end if。 end if。 if c3=1001 then c3=0000。 if c1=1001 then c1=0000。139。 起步價(jià)8元 elsif clk239。c1=1000。 then c3=0000。architecture rt3 of jifei isbeginprocess(clk2,start)begin if start=39。 計(jì)費(fèi)開始信號(hào) c0,c1,c2,c3: buffer std_logic_vector(3 downto 0))。entity jifei isport(clk2:in std_logic。use 。附錄六：計(jì)費(fèi)模塊VHDL語言程序：library ieee。 end process。 then clk_out=clk_in2。 elsif ent1=39。139。 輸出信號(hào)end kongzhi。 28分頻輸入信號(hào) clk_in2:in std_logic。entity kongzhi isport(ent0,ent1:in std_logic。use 。附錄五：控制模塊VHDL語言程序：library ieee。end process。 end if。en0=39。 else en1=39。039。139。 if k1amp。 else k0=k0+1。 計(jì)程范圍0~99 else k1=k1+1。 then 里程計(jì)數(shù)開始 if k0=1001 then k0=0000。 elsif fin=39。039。139。 if m1amp。 else m0=m0+1。 計(jì)時(shí)范圍0~59 else m1=m1+1。 then if m0=1001 then m0=0000。 elsif stop=39。k1=0000。m1=0000。en0=39。 then s表示starten1=39。 then if s=39。event and clk1=39。 待時(shí)間計(jì)數(shù) end jiliang。 計(jì)費(fèi)單價(jià)使能信號(hào) k1,k0: buffer std_logic_vector(3 downto 0)。 行駛中，中途等待信號(hào) clk1: in std_logic。 計(jì)費(fèi)開始信號(hào) fin: in std_logic。use 。use 。end rt1。 end if。039。 else p_1=p_1+1。clk_1=39。 得15hz頻率信號(hào)end if。clk_15=39。139。if p_15=14 then p_15=0。039。 0到27都是0 ；等于27都是1 else p_28=p_28+1。clk_28=39。139。 begin process(clk_420) beginif (clk_42039。 定義中間信號(hào)量 signal p_15:integer range 0 to 14。 1分頻end fenpin。 28分頻 clk_15: out std_logic。entity fenpin isport ( clk_420 :in std_logic。use 。附錄三：211HZ的分頻模塊VHDL語言程序：library ieee。 end process。 end if。 co= not co。139。architecture behave of fp420 is begin process (clk) begin if(clk39。 qt: buffer std_logic_vector(15 downto 0) )。entity fp420 is port ( clk: in std_logic。use 。片選seg[3..0]輸出端接數(shù)碼模塊adr[3..0]，adr[3..0]控制數(shù)碼管的段碼，用來顯示數(shù)碼管上的數(shù)字；（1）當(dāng)adr[3..0]輸出0時(shí)，seg[6..0]輸出7E，數(shù)碼管上顯示數(shù)字0；（2）當(dāng)adr[3..0]輸出1時(shí)，seg[6..0]輸出30，數(shù)碼管上顯示數(shù)字1；（3）當(dāng)adr[3..0]輸出2時(shí)，seg[6..0]輸出6D，數(shù)碼管上顯示數(shù)字2；（4）當(dāng)adr[3..0]輸出3時(shí)，seg[6..0]輸出79，數(shù)碼管上顯示數(shù)字3；（5）當(dāng)adr[3..0]輸出4時(shí)，seg[6..0]輸出33，數(shù)碼管上顯示數(shù)字4；
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