【正文】 剛開始的時候沒有做后仿真導致實驗結(jié)果不正確，花費了大概5天的時間才找到錯誤感覺很不劃算，后來才掌握了后仿真方法，覺得收獲很大。： ， Quartus II軟件綜合的報表：，綜合的RTL級電路： 從綜合的RTL級電路可以看出完全符合系統(tǒng)規(guī)范。沒有譯碼的仿真結(jié)果如下所示：可以看出當reset=0時，系統(tǒng)復位，路程計數(shù)器、和等待時間計數(shù)器均為0，費用計數(shù)器為8元；當reset為1時，系統(tǒng)啟動，start=1表示出租車行駛，每產(chǎn)生一個脈沖，路程計數(shù)器加1；路程2公里內(nèi)，費用保持8不變，超過2公里，費用計數(shù)器進行加計數(shù)，每增加1公里費用加1元，此時等待時間計數(shù)器不變。endmodule，系統(tǒng)仿真：初步設計完成后，即可將分模塊和頂層模塊進行仿真測試，同時可根據(jù)設計要求加入測試輸入條件。 10000 start=0。 10000 start=0。 10000 start=0。 10000 start=0。 50 start=1。 10 reset=1。 clk=0。 PIS__LX main(.reset(reset),.start(start),.clk(clk),.hex0(hex0), .hex1(hex1),.hex2(hex2),.hex4(hex4),.hex5(hex5),.hex6(hex6),.hex7(hex7))。 reg clk,reset,start。 display 4 (.reset(reset),.jishi(jishi), .clk_1(clk_1),.lch(lch), .fee(fee),.hex0(hex0), .hex1(hex1), .hex2(hex2),.hex4(hex4),.hex5(hex5), .hex6(hex6),.hex7(hex7))。 js 5 (.clk_1(clk_1), .reset(reset), .start(start), .jishi(jishi),.jishi_1(jishi_1))。 fenpin 1 (.clk(clk), .reset(reset),.clk_1(clk_1)) 。 wire [7:0] lch,jishi,jishi_1。 wire [6:0] hex0,hex1,hex2,hex4,hex5,hex6,hex7。 output hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1。，頂層模塊的VerilogHDL源代碼：module PIS__LX(reset,start,clk,hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1)。 endcase endendmodule，頂層模塊：各模塊設計仿真實現(xiàn)后，可分別創(chuàng)建成元件符號。 default:hex2[6:0]=739。b1001:hex2[6:0]=739。b0000000。 439。b0111:hex2[6:0]=739。b0000010。 439。b0101:hex2[6:0]=739。b0011001。 439。b0011:hex2[6:0]=739。b0100100。 439。b0001:hex2[6:0]=739。b1000000。 endcase case(fee[13:10]) 439。 default:hex1[6:0]=739。b1001:hex1[6:0]=739。b0000000。 439。b0111:hex1[6:0]=739。b0000010。 439。b0101:hex1[6:0]=739。b0011001。 439。b0011:hex1[6:0]=739。b0100100。 439。b0001:hex1[6:0]=739。b1000000。 endcase case(fee[8:5]) 439。 default:hex0[6:0]=739。b1001:hex0[6:0]=739。b0000000。 439。b0111:hex0[6:0]=739。b0000010。 439。b0101:hex0[6:0]=739。b0011001。 439。b0011:hex0[6:0]=739。b0100100。 439。b0001:hex0[6:0]=739。b1000000。 endcase case(fee[3:0]) 439。 default:hex5[6:0]=739。b1001:hex5[6:0]=739。b0000000。 439。b0111:hex5[6:0]=739。b0000010。 439。b0101:hex5[6:0]=739。b0011001。 439。b0011:hex5[6:0]=739。b0100100。 439。b0001:hex5[6:0]=739。b1000000。 endcase case(jishi[7:4]) 439。 default:hex4[6:0]=739。b1001:hex4[6:0]=739。b0000000。 439。b0111:hex4[6:0]=739。b0000010。 439。b0101:hex4[6:0]=739。b0011001。 439。b0011:hex4[6:0]=739。b0100100。 439。b0001:hex4[6:0]=739。b1000000。 endcase case(jishi[3:0]) 439。 default:hex7[6:0]=739。b1001:hex7[6:0]=739。b0000000。 439。b0111:hex7[6:0]=739。b0000010。 439。b0101:hex7[6:0]=739。b0011001。 439。b0011:hex7[6:0]=739。b0100100。 439。b00