【文章內(nèi)容簡介】 程下載，且能自動識別。選擇不同的跳線 XK1(5V)、 XK2()、XK3()或 XK4()，可以對不同芯核典雅的 CPLD/FPGA器件進行在系統(tǒng)編程和配置。 （ 2） D/A轉換模塊 使用 TLC7524芯片把數(shù)字量轉換為電流量，通過運放轉換為電壓輸出。由于輸入的是數(shù)字量，最后輸出的是間斷的點電壓值，由于該芯片為高速 D/A轉換器件，在送出數(shù) 據(jù)很快的情況下看不出間斷點，為此可以利用 D/A完成任意波形發(fā)生器實驗。為了產(chǎn)生比較好的波形，我們可以把輸出經(jīng)過實驗箱的濾波模塊濾波產(chǎn)生更好的模擬信號。另外一點要注意的是運放是 12V? 供電，在做實驗時一定要打開該電源，否則沒有結果輸出。 （ 3）濾波模塊 湖北工業(yè)大學商貿(mào)學院畢業(yè)設計 8 對信號起高通、帶通、低通三種濾波作用，通過調(diào)節(jié)電位器 FW FW2的阻值可以改變截止頻率或中心頻率，為信號提供濾波工具。該模塊可對差模輸入信號進行濾波，若是單端輸入，一端輸入信號而另一端接地。在對信號進行濾波時，用 FW1和 FW2調(diào)節(jié)濾波效果。 湖北工業(yè)大學商貿(mào)學院畢業(yè)設計 9 4 VHDL語言基礎 概述 硬件描述語言的發(fā)展座至今已有幾十年的歷史，并已成功地應用到系統(tǒng)的仿真、驗證和設計、綜合等方面。目前常用的硬件描述語言有 VHDL、 VerilogHDL 、 ABEL等。其中 VerilogHDL起源于集成電路的設計， ABEL起源于可編程邏輯器件的設計，而 VHDL則起源于 VHSIC計劃，這是美國國防部于 1980年制定的，目標是為下一代集成電路的設計和制造而定制一種新的描述方法。 VHSIC計劃和同期的 ARPAR（先進的計算機體系結構）計劃，成為后來信 息高速公路計劃的基礎。 VHDL的英文全稱為 VeryHighSpeed Integrated Circuit Hardware Description Language,是 IEEE標準化的硬件描述語言，并且已經(jīng)成為系統(tǒng)描述的國際公認標準，得到眾多 EDA公司的支持。 VHDL有兩個標準版本，最早是在 1987年底， IEEE公布了 VHDL的標準版本 IEEE_1076。1993年， IEEE對 VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力方面擴展了 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標準的 1076－ 1993版本。這兩種版本在書寫格式上有細微的差別，不過絕大部分 EDA軟件都支持這兩種版本的書寫格式。 1997年，能夠同時描述數(shù)字和模擬集成電路的 VHDL語言標準 ，即 VHDLAMS。 VHDL語言覆蓋面廣，描述能力強，能支持硬件的設計、驗證、綜合和測試，是一種多層次的硬件描述語言。其設計描述可以是描述電路具體組成的結構描述，也可以是描述電路功能的行為描述。這些描述可以從最抽象的系統(tǒng)級直到最精確的邏輯級，甚至門級。 運用 VHDL語言設計系統(tǒng)一般采用自頂向下分層設計的方 法，首先從系統(tǒng)級功能設計開始，對系統(tǒng)高層模塊進行行為描述和功能仿真。系統(tǒng)的功能驗證完成后，將抽象的高層設計自頂向下逐級細化，直到與所用可編程邏輯器件相對應的邏輯描述。 VHDL語言的特點 VHDL是一種全方位的硬件描述語言，具有極強的描述能力，主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設計，支持結構、數(shù)據(jù)流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強，因此在實際應用中越來越廣泛。 除了含有許多具有硬件特征的語句外， VHDL的語言形式和描 述風格與句法是十分類似于一般的計算機高級語言。 VHDL的程序結構特點是將一項工程設計或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或湖北工業(yè)大學商貿(mào)學院畢業(yè)設計 10 稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設計的基本特點。 應用 VHDL進行工程設計的優(yōu)點是多方面的： （ 1）作為硬件描述語言的第一個國際標準， VHDL具有很強的可移植性。 （ 2）與其他的 硬件描述語言相比， VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 （ 3） VHDL豐富的仿真語句和庫函數(shù)，隨時可對設計進行仿真模擬，因而能將設計中邏輯上的錯誤消滅在組裝之前，在大系統(tǒng)的設計早期就能查驗設計系統(tǒng)功能的可行性。 （ 4） VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并 行工作才能實現(xiàn)。 （ 5）對于用 VHDL完成的一個確定的設計，可以利用 EDA工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL描述設計轉變成門級網(wǎng)表。 （ 6） VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。 （ 7） VHDL用源代碼描述來進行復雜控制邏輯的設計，靈活又方便，同時也便于設計結果的交流、保存和重用。 在本設計中采用 VHDL（ VHSIC Hardware Description Language）語言進行設計輸入具有很多好處：作為一處標準 的硬件描述語言， VHDL已在 ASIC及 PLD設計中不斷得到推廣，它有良好的可移植性和靈活性，對電路參數(shù)的修改和電路性能的模擬也較為方便，尤其在描述很復雜的電路時比原理圖輸入法的優(yōu)越性更大。例如，當我們要改變校驗符號的數(shù)量或多項式時，若采用 VHDL語言輸入法，只需修改少量的 VHDL語言源代碼即可，而若采用原理圖輸入的方法，則改動起來就顯得十分麻煩。 VHDL語言編程概述 VHDL程序的總體結構 一般而言，一個相對完整的 VHDL語言程序（或稱為設計實體）至少應三個基本組成部分：①庫（ Library）、程序包（ Package）使用說明；②實體（ Entity）說明；③實體對湖北工業(yè)大學商貿(mào)學院畢業(yè)設計 11 應的結構體（ Architecture）說明。其中，庫、程序包使用說明用于打開（調(diào)用）本設計實體將要用到的庫、程序包；實體說明用于描述該設計實體與外界的接口信號說明，是可視部分；結構體說明用于描述該設計實體內(nèi)部工作的邏輯關系，是不可視部分。在一個實體中，允許含有一個或多個結構體，而在每一個結構體中又可以含有一個或多個進程以及其他的語句。根據(jù)需要，實體還可以有配置說明語句。配置說明語句主要用于以層次化的方式對特定的設計實體進行元件例 化，或是為實體選定某個特定的結構體。圖 41顯示出了VHDL程序設計中比較全面的組成結構。 VHDL語言的總體結構一般是： LIBRARY IEEE； USE 。 USE 。 USE 。 ENTITY 實體名 IS [端口說明 ]； END 實體名 ； ARCHITECTURE 構造體名 OF 實體名 IS [定義語句 ]內(nèi)部信號、常數(shù)、數(shù)據(jù)類型、函數(shù)等的定義 ； BEGIN [并行處理語句 ]； END 構造體名 ； 在程序開始的地方引用了 IEEE庫 ， 3個 USE語句使得調(diào)用該庫的 VHDL設計可以使用程序包 STD_LOGIC_116 STD_LOGIC_ARITH和 STD_LOGIC_UNSIGNED中預定義的內(nèi)容。 STD_LOGIC_1164程序包 ， 其中預定義的內(nèi)容為 STD_LOGIC,STD_LOGIC_VECTOR等數(shù)據(jù)類型 ， 及一些數(shù)據(jù)類型的轉換函數(shù) 。 STD_LOGIC_ARITH程序包 ， 其中預定義的內(nèi)容為有符號和無符號類型 ， 以及基于這些類型的算術運算。 STD_LOGIC_UNSIGNED程序包，其中預定義的內(nèi)容為基于 STD_LOGIC和 STD_LOGIC_VECTOR的無符號的算術運算。由于在程序中最常用到的數(shù)據(jù)類型就是標準數(shù)據(jù)類型，所以一般都將以上的引用語句寫在程序的最前面。這樣在程序中就可以方便地對標準數(shù)據(jù)類型進行操作。 湖北工業(yè)大學商貿(mào)學院畢業(yè)設計 12 實體設計概述 實體（ entity）是一個設計實體的表層設計單元，其功能是對這個設計實體與外部電路進行接口描述它規(guī)定了設計單元的輸入輸出接口信號和引腳，是設計實體與外界的一個通信界面。 ⑴ 實體語句結構 實體說明單元的常用語句結 構如下： entity 實體名 is [generic(類屬表 )； ] [port(端口表 )。] end entity 實體名； 實體說明單元必須以語句 “entity 實體名 is”開始，以語句 “end entity 實體名； ”結束，其中的實體名是設計者自己給設計實體的命名，可供其他設計實體對其進行調(diào)用時使用（考慮到 MAX+PLUSII要求源程序文件的名字與實體名必須一致，因此建議各個源程序文件的命名均與實體名一致）。中間在方括號內(nèi)的語句描述，在特定的情況下并非時必須的。例如構建在 VHDL仿真測 試平臺時就不需要方括號中的語句。 ⑵ 類屬說明語句 類屬（ generic）參量是一種端口界面常數(shù)，通常以一種說明的形式放在實體或塊結構體前的說明部分。類屬為所說明的環(huán)境提供了一種靜態(tài)信息通道，類屬的值可以由設計實體外部提供。因此，設計者可以從外面通過類屬參量的重新設定而方便地改變一個設計實體或一個元件的內(nèi)部電路結構和規(guī)模，而不需要修改實體內(nèi)部程序。 類屬說明的一般書寫格式如下： generic([常數(shù)名；數(shù)據(jù)類型 [：設定值 ]]{；常數(shù)名；數(shù)據(jù)類型 [：設定值 ]})； ⑶ 端口說明 由 port引導的端口說明語句是對于一個設計實體界面的說明。實體端口說明的一般書寫格式如下： port(端口名：端口模式 數(shù)據(jù)類型； {端口名：端口模式 數(shù)據(jù)類型 })； 其中，端口名是設計者為實體的每一個對外通道所取得名字；端口模式是指這些通道上的數(shù)據(jù)流動方式，如輸入或輸出等；數(shù)據(jù)類型是指端口上流動的數(shù)據(jù)的表達格式。由于VHDL是一種強類型語言，它對語句中的所有操作數(shù)的數(shù)據(jù)類型都有嚴格的規(guī)定。一個實湖北工業(yè)大學商貿(mào)學院畢業(yè)設計 13 體通常有一個或多個端口，端口類似于原理圖部件符號上的管腳。實體與外界交流的信息必須通過端口通道流入或流出。 IEEE1076標準包中定義了 4種常用的端口模式，各端口模式的功能及符號 在實際的數(shù)字集成電路中， in相當于只允許輸入的引腳， out相當于只允許輸出的引腳，buffer相當于帶輸出緩沖器并可以回讀的引腳（與三態(tài)引腳不同），而 inout相當于雙向引腳。 結構體設計概述 結構體（ architecture）是用于描述設計實體的內(nèi)部結構及實體端口間的邏輯關系。結構體內(nèi)部構造的描述層次和描述內(nèi)容可以用圖 43來說明。一般而言，一個完整的結構體由以下兩個基層次組成： 1 對數(shù)據(jù)類型、常數(shù)、信號、子程序和元件等元素的說明部分 ； 2 以行為、數(shù)據(jù)流、結構描述方式表達實體邏輯行為或功能的描述語句 。 結構體將具體實現(xiàn)一個實體。每個實體可以由多個機構體，每個結構體對應著實體的不同結構和算法的實現(xiàn)方案，其間的各個結構的地位是同等的，但同一結構體不能為不同的實體所擁有。結構體不能單獨存在，它必須有一個界面說明，即對應著一個實體。對于具有多個結構體的實體，必須用配置（ configuration）語句指明實際用于綜合的結構體和用于仿真的結構體。在電路中，如果實體代表一個器件符號，則結構體描述了這個符號的內(nèi)部行為。當把這個符號例化成一個實際的器 件安裝到電路上時，則需配置語句為這個例化的器件指定一個結構體（即指定一種實現(xiàn)方案），或由編譯器自動選定一個默認的結構體。 ⑴結構體的一般語句格式 結構體的語句格式如下： architecture 結構體名 of 實體名 is [說明語句 ] begin [功能描述語句 ] end architecture 結構體名； 其中，實體名必須與設計實體名一致，而結構體名可以由設計者自己選擇，但當一個實體具有多個結構體時，結構體的取名不可重復。 ⑵結構體說明語句 湖北工業(yè)大學商貿(mào)學院畢業(yè)設計 14 結構體中的說明語句是對結構體的功能 描述語句中將要用到的信號（ signal）、數(shù)據(jù)類型（ type）、常數(shù)（ constant）、元件（ pon