【正文】 如相對(duì)電平有跳變表示“1”，無(wú)跳變表示“0” 。首先用絕對(duì)碼表示未調(diào)制信號(hào)，然后進(jìn)行絕對(duì)碼—相對(duì)碼轉(zhuǎn)換，接著進(jìn)行 CPSK 調(diào)制，利用載波的不同相位去直接傳送數(shù)字信息，即與載波進(jìn)行相位調(diào)制，是用數(shù)字基帶信號(hào)控制載波的相位，使載波的相位發(fā)生跳變。對(duì)二進(jìn)制 CPSK，若用相位 π 代表“0”碼，相位 0 代表“1”碼，即規(guī)定數(shù)字基帶信號(hào)為“ 0”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波的相位為 π；數(shù)字基帶信號(hào)為“1”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波相位為同相。按此規(guī)定，2CPSK 信號(hào)的數(shù)學(xué)表示式(31)為 (31)?????”碼為 碼為 0)2cos( 102 ??tfAuccpsk式中 θ0 為載波的初相位。受控載波在 0、π 兩個(gè)相位上變化。解調(diào)時(shí)，把相對(duì)碼從載波上分離恢復(fù)出來(lái)，必須要先恢復(fù)載波，然后把載波與 CPSK 信號(hào)進(jìn)行比較，才能恢復(fù)基帶信號(hào)。最后進(jìn)行相對(duì)碼—絕對(duì)碼轉(zhuǎn)換，恢復(fù)為輸入的基帶信號(hào)。絕/相對(duì)碼轉(zhuǎn)化 CPSK 調(diào)制CPSK 解調(diào)相/絕對(duì)碼轉(zhuǎn)化絕對(duì)碼發(fā)送端絕對(duì)碼相對(duì)碼相對(duì)碼接收端DPSK 調(diào)制信號(hào)信道圖 13 FPGA 實(shí)現(xiàn)的總體框架 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 29 CPSK 調(diào)制電路的 VHDL 建模CPSK 調(diào)制方框圖如圖 14 所示。CPSK 調(diào)制器模型主要由計(jì)數(shù)器和二選一開關(guān)等組成。計(jì)數(shù)器對(duì)外部時(shí)鐘信號(hào)進(jìn)行分頻與計(jì)數(shù)，并輸出兩路相位相反的數(shù)字載波信號(hào)；二選一開關(guān)的功能是：在基帶信號(hào)的控制下，對(duì)兩路載波信號(hào)進(jìn)行選通，輸出的信號(hào)即為 CPSK 信號(hào)。圖中沒有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。start計(jì)數(shù)器0 相載波 π 相載波基帶信號(hào) 二選一開關(guān) 已調(diào)信號(hào)clkFPGA圖 14 CPSK 調(diào)制方框圖 CPSK 解調(diào)電路的 VHDL 建模CPSK 解調(diào)器的建模方框圖如圖 15 所示。圖中的計(jì)數(shù)器 q 輸出與發(fā)端同步的 0 相數(shù)字載波。判決器的工作原理是：把計(jì)數(shù)器輸出的 0 相載波與數(shù)字 CPSK 信號(hào)中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“1”時(shí)，輸出為“1”，否則輸出為 “0”，以實(shí)現(xiàn)解調(diào)的目的。圖中沒有包含模擬電路部分，調(diào)制信號(hào)為數(shù)字信號(hào)。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 30clk 計(jì)數(shù)器 qstart已調(diào)信號(hào) 判決 基帶信號(hào)FPGA圖 15 CPSK 解調(diào)器的建模方框圖 絕對(duì)碼轉(zhuǎn)化成相對(duì)碼的 VHDL 建模絕對(duì)碼轉(zhuǎn)化成相對(duì)碼電路方框圖如圖 16 所示。圖中計(jì)數(shù)器與圖 15 中的計(jì)數(shù)器相同。異或門與寄存器共同完成絕/相變換功能；CPSK 調(diào)制器與圖 14 CPSK 調(diào)制器相同。clk 計(jì)數(shù)器異或 相對(duì)碼寄存器 CPSK 調(diào)制 調(diào)制信號(hào)start絕對(duì)碼 FPGA圖 16 DPSK 調(diào)制電路方框圖 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 31 相對(duì)碼轉(zhuǎn)化成絕對(duì)碼電路的 VHDL 建模DPSK 解調(diào)電路的方框圖如圖 17 所示，DPSK 解調(diào)電路采用 CPSK 解調(diào)電路加一個(gè)相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換即可實(shí)現(xiàn)。CPSK 解調(diào)電路和 節(jié)一樣，相對(duì)碼/絕對(duì)碼變換過(guò)程都是以計(jì)數(shù)器輸出信號(hào)為時(shí)鐘的控制下完成的，下面就只設(shè)計(jì)相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換程序即可。CPSK 解調(diào) 相對(duì)碼startclk 計(jì)數(shù)器異或門寄存器絕對(duì)碼FPGA圖 17 DPSK 解調(diào)電路的方框圖 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 324 DPSK 載波傳輸系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì) 調(diào)制電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì) 調(diào)制的 VHDL 設(shè)計(jì)首先將頻率為 fc 的時(shí)鐘信號(hào) CLK 分頻產(chǎn)生兩路相位相反頻率為 fc/2 的載波信號(hào)，在以 q =4 循環(huán)計(jì)數(shù)時(shí)，從圖 18 所示的流程圖可以知道 f1 與 f2的相位一直是相反的，頻率必然相同 。Startq=00q=01f1=0。f2=1f1=1。f2=0q=10q=11End圖 18 CPSK 調(diào)制分頻部分程序設(shè)計(jì)流程圖如圖 19 所示為二選一電路的 VHDL 程序設(shè)計(jì)流程圖，用一個(gè)簡(jiǎn)單的二重判斷語(yǔ)句便可完成這一功能。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 33Startq(0)=0x=1y=f1 y=f2EndYNYN圖 19 二選一電路的 VHDL 程序設(shè)計(jì)流程圖在程序中涉及到一些頻率計(jì)算，時(shí)鐘 clk 的頻率為 fc，則其周期為Tc=1/fc，經(jīng)分頻之后 f1 和 f2 的頻率為 fc/2,周期為 T=2*Tc。在輸入的基帶信號(hào) x 應(yīng)為 2*Tc 的整數(shù)倍，這樣利于與波形的分析觀察。 調(diào)制的 VHDL 程序library ieee。use 。use 。use 。entity PL_CPSK is 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 34port(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 開始調(diào)制信號(hào) x :in std_logic。 基帶信號(hào) y :out std_logic)。 已調(diào)制輸出信號(hào)end PL_CPSK。architecture behav of PL_CPSK issignal q:std_logic_vector(1 downto 0)。 2 位計(jì)數(shù)器signal f1,f2:std_logic。 載波信號(hào)beginprocess(clk) 此進(jìn)程主要是產(chǎn)生兩重載波信號(hào) f1，f2beginif clk39。event and clk=39。139。 then if start=39。039。 then q=00。 elsif q=01 then f1=39。139。f2=39。039。q=q+1。 elsif q=11 then f1=39。039。f2=39。139。q=00。 else q=q+1。f1=39。039。f2=39。139。 end if。end if。end process。process(clk,x) 此進(jìn)程完成對(duì)基帶信號(hào) x 的調(diào)制 beginif clk39。event and clk=39。139。 then if q(0)=39。039。 then if x=39。139。 then y=f1。 基帶信號(hào) x 為39。139。 時(shí)，輸出信號(hào) y 為 f1 else y=f2。 基帶信號(hào) x 為39。039。時(shí)，輸出信號(hào) y 為 f2 end if。 end if。end if。end process。 解調(diào)電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì) 解調(diào)的 VHDL 設(shè)計(jì)流程圖如圖 19 所示，程序?qū)斎氲男盘?hào)進(jìn)行抽樣判決，以計(jì)數(shù)器 q 來(lái)規(guī)定抽樣間隔時(shí)間，q 以 4 位循環(huán)計(jì)數(shù)，這里就形成 4 個(gè)周期的 clk 間隔來(lái)抽樣判決一次，根據(jù)輸入已調(diào)信號(hào)的相位判斷出調(diào)制前的信號(hào) [16]。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 35Startq=0 x=1y=1q=1q=2q=3y=2EndYNNY圖 19 CPSK 解調(diào)電路的 VHDL 程序設(shè)計(jì)流程圖 解調(diào)的 VHDL 程序library ieee。use 。use 。use 。entity PL_CPSK2 isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 同步信號(hào) x :in std_logic。 調(diào)制信號(hào) y :out std_logic)。 基帶信號(hào)end PL_CPSK2。architecture behav of PL_CPSK2 issignal q:integer range 0 to 3。 beginprocess(clk) 此進(jìn)程完成對(duì) CPSK 調(diào)制信號(hào)的解調(diào)beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=0 then q=q+1。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 36 if(x=39。139。) then y=39。139。 else y=39。039。 end if。 elsif q=3 then q=0。 else q=q+1。 end if。end if。end process。end behav。 絕對(duì)碼—相對(duì)碼轉(zhuǎn)化電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì) 絕對(duì)碼—相對(duì)碼轉(zhuǎn)換的 VHDL 設(shè)計(jì)Startq=0q=3q=1q=2xx=xx x?y=xx xEnd圖 20 絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的 VHDL 程序設(shè)計(jì)流程圖設(shè)計(jì)實(shí)現(xiàn)部分就只包含絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換，碼型轉(zhuǎn)換后再通過(guò)CPSK 調(diào)制就實(shí)現(xiàn)了 DPSK 調(diào)制。如圖 20 所示為絕對(duì)碼轉(zhuǎn)換為相對(duì)碼的VHDL 程序設(shè)計(jì)流程圖。這里確定計(jì)數(shù)器 q 的循環(huán)周期為 4，所以絕對(duì)碼碼元長(zhǎng)度確定為 4 倍的 clk。要完成 ， 利用 VHDL 程序中信號(hào)的延 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 37時(shí)性，用 xx=xx x, y=xx x 兩個(gè)公式就能完成絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換。? 絕對(duì)碼—相對(duì)碼轉(zhuǎn)換的 VHDL 程序library ieee。use 。use 。use 。entity PL_DPSK isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 開始轉(zhuǎn)換信號(hào) x :in std_logic。 絕對(duì)碼輸入信號(hào) y :out std_logic)。 相對(duì)碼輸出信號(hào)end PL_DPSK。architecture behav of PL_DPSK issignal q:integer range 0 to 3。 分頻器signal xx:std_logic。 中間寄存信號(hào) beginprocess(clk,x) 此進(jìn)程完成絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 xx=39。039。 elsif q=0 then q=1。 xx=xx xor x。y=xx xor x。 輸入信號(hào)與前一個(gè)輸出信號(hào)進(jìn)行異或 elsif q=3 then q=0。 else q=q+1。 end if。end if。end process。end behav。 相對(duì)碼—絕對(duì)碼轉(zhuǎn)化電路的設(shè)計(jì)實(shí)現(xiàn)及程序設(shè)計(jì) 相對(duì)碼—絕對(duì)碼轉(zhuǎn)換的 VHDL 的設(shè)計(jì)如下圖 21 所示為相對(duì)碼到絕對(duì)碼轉(zhuǎn)換的 VHDL 程序設(shè)計(jì)流程圖。這里確定計(jì)數(shù)器 q 的循環(huán)周期為 4，所以相絕對(duì)碼碼元長(zhǎng)度確定為 4 倍的 clk。利用 VHDL 程序中信號(hào)的延時(shí)性，用 y=xx x，xx=x 兩個(gè)公式就能完成相對(duì)碼?到絕對(duì)碼的轉(zhuǎn)換。 沈陽(yáng)大學(xué)畢業(yè)設(shè)計(jì)（論文） No. 38Startq=0q=3 y=xx x?xx=xq=1q=2End圖 21 相對(duì)碼到絕對(duì)碼轉(zhuǎn)換的 VHDL 程序設(shè)計(jì)流程圖 相對(duì)碼—絕對(duì)碼轉(zhuǎn)換的 VHDL 程序library ieee。use 。use 。use 。entity PL_DPSK2 isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 開始轉(zhuǎn)換信號(hào) x :in std_logic。 相對(duì)碼輸入信號(hào) y :out std_logic)。 絕對(duì)碼輸出信號(hào)en