基于fpga卷積碼的原理與測試畢業(yè)論文-資料下載頁
2025-06-26 15:08本頁面
【正文】 n）和輸出誤碼率（BERout）的關系，在一定程度上達到了在無線信道下干擾情況下提高系統性能的目的。圖52 解碼器輸入誤碼率和輸出誤碼率曲線真對卷積碼使用Viterbi譯碼方法和分組碼方法使用資源如下表所示。表51 資源消耗對比資源Viterbi譯碼算法分組譯碼算法邏輯門/門3000~50004800RAM存儲空間/bit659288704（三） 設計中改進和優(yōu)先算法同時存儲，在表示狀態(tài)信息的比特前加上1位判決比特來表示相應狀態(tài)的輸入支路的譯碼信息，因此，譯碼器在回溯時就可直接輸出判決比特作為譯碼器的輸出，降低了譯碼器的判決難度，節(jié)省了存儲回溯路徑所需要的內存，從而降低了譯碼器結構復雜性。 本設計中譯碼器在計算所有狀態(tài)的路徑量度的同時進行路徑存儲，從而大大提高了譯碼速度。路徑量度是指每個狀態(tài)的2條輸入支路和2條輸出支路，路徑存儲指的是狀態(tài)存儲以及相應的譯碼判決比特存儲。該結構的譯碼器對每一個狀態(tài)都具有獨立的處理單元，彼此互補影響，并行工作，提高了譯碼速度。對于(2，1，3)卷積碼，一個時鐘需要進行2x2x2m=32次路徑量度計算和2m=8次4比特存儲操作。充分發(fā)揮了FPGA擁有大量LCS和RAM的優(yōu)勢。結論在信道編碼技術的基礎上本文重點研究了時序交錯技術和采用時序交錯技術的交錯卷積碼編譯碼方法；并用可編程邏輯器件實現交錯卷積碼的編/譯碼器。通過對卷積編碼原理與維特比譯碼算法的深入研究，在理解傳統實現方法的基礎上提出適合FPGA存儲器和獨立運算單元豐富的特點的優(yōu)化算法，利用FPGA器件可方便地設計出卷積碼編碼器。有效地提高了譯碼器的處理速度，簡化了譯碼器的復雜程度。與傳統的硬件邏輯電路的設計相比，采用FPGA芯片實現硬件邏輯電路的設計，降低了開發(fā)研究過程中設計電路成本，短的開發(fā)周期和修改的方便都是傳統的硬件邏輯設計方法所不能比擬的。隨著支持FPGA硬件設計的硬件描述語言的逐步完善，利用FPGA芯片硬件實現各種信號處理的算法，在今后的研究中不失為一種有效的解決實際問題的方法。本文的研究成果能很好的解決信道誤碼問題，但隨著無線通信技術不斷發(fā)展，不僅對信道誤碼率提出來更高要求，而且對加密技術也提出了新的要求。在譯碼過程中加入一個新的解密模板，即可完成解密過程。這是本課題需要進一步完成的內容。參考文獻[1] , Mohsen Sarraf. 3G移動網WCDMA和CDMA2000[M]. 北京: 人民郵電出版社, 2003. 9: 6669. [2] Andreas . 寬帶無線數字通信[M]. 北京: 電子工業(yè)出社, :201207. [3] Viterbi A J. An Intuitive justification and a simplified implementation of MAP decoder for convolutional codes. IEEE Journal Commun, 1998(16). [4] 曹志剛. 現代通信原理[M]. 北京:清華大學出版社, 2000:4548. [5] Tero Ojanpe. WCDMA:面向IP移動與移動因特網[M]. 北京:人民郵電出版社. : 231241. [6] 楊峰義. WCDMA無線網絡工程[M]. 北京: 人民郵電出版社, 2004. [7] Stark W E. Coding for frequencyhopped spreadspectrum munication with partialband interferencePart I: capacity and cutoff rate. IEEE Transactions on Communications, 1985: COM 33(10) 1036～1044.
范文總結相關推薦
鄂ICP備17016276號-1