【正文】 析與關(guān)鍵路徑延時(shí)分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Verilog HDL語言簡(jiǎn)介1. Verilog HDL的特點(diǎn)Verilog HDL和VHDL一樣，是目前大規(guī)模集成電路設(shè)計(jì)中最具代表性、使用最廣泛的硬件描述語言之一。 作為硬件描述語言，Verilog HDL具有如下特點(diǎn)： (1)能夠在不同的抽象層次上，如系統(tǒng)級(jí)、行為級(jí)、RTL（Register Transfer Level）級(jí)、門級(jí)和開關(guān)級(jí)，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行精確而簡(jiǎn)練的描述； (2)能夠在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)可能存在的設(shè)計(jì)錯(cuò)誤，縮短設(shè)計(jì)周期，并保證整個(gè)設(shè)計(jì)過程的正確性； (3)由于代碼描述與具體工藝實(shí)現(xiàn)無關(guān)，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如果有C語言的編程經(jīng)驗(yàn)，只需很短的時(shí)間內(nèi)就能學(xué)會(huì)和掌握Verilog HDL，因此，Verilog HDL可以作為學(xué)習(xí)HDL設(shè)計(jì)方法的入門和基礎(chǔ)。 HDL的基本結(jié)構(gòu)Verilog HDL描述是由模塊（module）構(gòu)成的，每個(gè)模塊對(duì)應(yīng)的是硬件電路中的邏輯實(shí)體。因此，每個(gè)模塊都有自己獨(dú)立的功能或結(jié)構(gòu)，以及用于與其它模塊之間相互通信的端口。例如，一個(gè)模塊可以代表一個(gè)簡(jiǎn)單的門，一個(gè)計(jì)數(shù)器，一個(gè)存儲(chǔ)器，甚至是計(jì)算機(jī)系統(tǒng)等。例31 加法器的verilog描述/****************************************************///MODULE: adder//FILE NAME: //VERSION: //DATE: May 5th,2003//AUTHOR: Peter//CODE TYPE: RTL//DESCRIPTION: An adder with two inputs(1bit),one output(2bits)./***************************************************/module adder (in1, in2, sum)。input in1,in2。 output [1:0] sum。 wire in1,in2。 reg [1:0] sum。 always @ (in1 or in2) begin sum=in1+in2。 end endmodule 一段完整的代碼主要由以下幾部分組成： 第一部分是代碼的注釋部分，主要用于簡(jiǎn)要介紹設(shè)計(jì)的各種基本信息。從上面的注釋中可以了解到一些基本信息，如代碼中加法器的主要功能、設(shè)計(jì)工程師、完成的日期及版本。例31的模塊名是adder，有兩個(gè)輸入端口in1，in2和一個(gè)輸出端口sum。其中輸入信號(hào)是一位的，其數(shù)據(jù)類型聲明為連線型(wire)；輸出是兩位的寄存器類型。這些信息都可以在注釋中注明。這一部分內(nèi)容為可選項(xiàng)，建議在設(shè)計(jì)中采用，以提高代碼的可維護(hù)性。 第二部分是模塊定義行，這一行以module開頭，然后是模塊名和端口列表，標(biāo)志著后面的代碼是設(shè)計(jì)的描述部分。 第三部分是端口類型和數(shù)據(jù)類型的說明部分，用于端口、數(shù)據(jù)類型和參數(shù)的定義等等。 第四部分是描述的主體部分，對(duì)設(shè)計(jì)的模塊進(jìn)行描述，實(shí)現(xiàn)設(shè)計(jì)要求。模塊中“alwaysbegin”和“end”構(gòu)成一個(gè)執(zhí)行塊，它一直監(jiān)測(cè)輸入信號(hào)，其中任意一個(gè)發(fā)生變化時(shí)，兩個(gè)輸入的值相加，并將結(jié)果賦值給輸出信號(hào)。這些定義和描述可以出現(xiàn)在模塊中的任何位置，但是變量、寄存器、線網(wǎng)和參數(shù)的使用必須出現(xiàn)在相應(yīng)的描述說明部分之后。為了使模塊描述清晰和具有良好的可讀性，建議將所有的說明部分放在設(shè)計(jì)描述之前。 第五部分是結(jié)束行，就是用關(guān)鍵詞endmodule表示模塊定義的結(jié)束。模塊中除了結(jié)束行以外，所有語句都需要以分號(hào)結(jié)束。第四章 基于FPGA的PN碼的實(shí)現(xiàn)我們以9階移位寄存器為例，來產(chǎn)生m序列。其本原多項(xiàng)式為。其電路原理圖如圖41所示：圖41 9階LFSR產(chǎn)生的m序列電路原理圖軟件仿真波形如圖42所示：圖 42 m序列軟件仿真波形利用Quartus II軟件編譯綜合、仿真適配，下載至Cyclone Ⅱ EP2C8Q208C8N芯片中，采用示波器觀察到的m序列的波形如圖43所示：圖 43 m序列實(shí)際硬件測(cè)試圖 Gold序列實(shí)現(xiàn)程序中m序列優(yōu)選對(duì)分別為:。程序中rst為同步復(fù)位信號(hào)，clk為時(shí)鐘信號(hào)，delay為m2序列的延時(shí)信號(hào)，用于相位調(diào)整，延時(shí)器取不同值時(shí)產(chǎn)生的gold序列不同該發(fā)生器最多可以產(chǎn)生2^12=4096種不同序列，其中一半是平衡的。其電路原理圖如圖44所示：圖44 12階LFSR產(chǎn)生的Gold序列電路原理圖軟件仿真波形如圖45所示：圖45 Gold序列軟件仿真波形 的M序列實(shí)現(xiàn)我們以4階移位寄存器為例，來產(chǎn)生M序列。其本原多項(xiàng)式，其電路原理圖如圖46所示：圖46 4階LFSR產(chǎn)生的M序列電路原理圖設(shè)置初始狀態(tài)為（0100），其狀態(tài)流程為：0100→1001→0011→0110→1101→1010→0101→1011→0111→1111→1110→1100→1000→0000→0001→0010→0100（初態(tài)）軟件仿真波形如圖47所示：圖47 M序列軟件仿真波形利用Quartus II軟件編譯綜合、仿真適配，下載至CycloneⅡ EP2C8Q208C8N芯片中，采用示波器觀察到的M序列的波形如圖48所示：圖48 M序列實(shí)際硬件測(cè)試圖結(jié) 論隨著FPGA在電子領(lǐng)域越來越廣泛的應(yīng)用，在很多高速設(shè)計(jì)和高速測(cè)試的場(chǎng)合下，人們希望用FPGA實(shí)現(xiàn)PN發(fā)生器。本文討論了利用線性反饋移位寄存器在FPGA上實(shí)現(xiàn)偽隨機(jī)碼發(fā)生器的方法，學(xué)習(xí)了m序列碼、Gold碼以及M序列碼的構(gòu)造原理和性質(zhì)，結(jié)合理論知識(shí)利用Verilog HDL語言編寫偽隨機(jī)碼發(fā)生器，并通過軟件Quartus Ⅱ觀察偽隨機(jī)碼仿真波形。結(jié)果證明通過FPGA來設(shè)計(jì)偽隨機(jī)碼發(fā)生器是可行的、成功的。此方法不但簡(jiǎn)單易行、簡(jiǎn)捷高效，大大節(jié)省了設(shè)計(jì)周期和資源消耗。軟件仿真成功后，進(jìn)行了硬件測(cè)試工作。實(shí)際測(cè)試了m序列、M序列，結(jié)果顯示正確。由于時(shí)間和能力有限，Gold序列暫時(shí)未能在硬件上調(diào)試成功。本文的工作只是一個(gè)開始，可以為后來者提供一定參考價(jià)值。謝 辭時(shí)光飛逝，轉(zhuǎn)眼間我的大學(xué)學(xué)習(xí)生活就要結(jié)束了，一個(gè)新的起點(diǎn)即將開始。在這里，向在這四年的求學(xué)時(shí)光中曾經(jīng)幫助過我的老師，師兄，師姐，同學(xué)和我的家人朋友們表示衷心的謝意！首先，非常感謝我的導(dǎo)師宗靜靜老師對(duì)我論文選題、寫作等多方面的指導(dǎo)和關(guān)懷。在整個(gè)畢業(yè)設(shè)計(jì)過程中，宗老師總是非常和藹的給予我很多幫助，不但幫助我查詢相關(guān)資料指導(dǎo)我的理論學(xué)習(xí)，而且還在生活中給了我無微不至的關(guān)心和愛護(hù)，讓我能夠及時(shí)的調(diào)整自己積極的進(jìn)行研究。在完成論文之際，也再次向四年來所有培養(yǎng)撫育我的恩師表示最誠(chéng)摯的謝意!感謝同一課題組的各位同學(xué)們，他們?cè)谖业恼n題研究和論文寫作過程中提出了很好的建議，對(duì)我?guī)椭艽螅诖酥乱哉鎿吹闹x意。感謝父母在我的成長(zhǎng)道路上付出的辛勤勞動(dòng)，他們的支持是我不斷前進(jìn)的動(dòng)力。再次深深地感謝所有關(guān)心我的人。最后感謝答辯組的所有老師們！參考文獻(xiàn)[1] 肖國(guó)鎮(zhèn)，粱傳甲，[M].北京：國(guó)防工業(yè)出版社，1985.[2] 樊昌信，詹道庸，徐炳祥，[M].北京：國(guó)防工業(yè)出版社，1995.[3] 張揚(yáng)，杜興民，[J].通信學(xué)報(bào)，1999，(6):8690.[4] 陳順林，[J].現(xiàn)代電子技術(shù)，2002，(3):2729.[5] 方秀花，[J].技術(shù)指揮學(xué)院院報(bào)，2001，(5):6164.[6] 吳明捷,[J].公礦自動(dòng)化，2002, (3):1114.[7] [美]，孫海平譯. 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