【正文】 析與關鍵路徑延時分析；可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設計流程； 自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標準的EDIF網表文件、VHDL網表文件和Verilog網表文件；能生成第三方EDA軟件使用的VHDL網表文件和Verilog網表文件。Quartus II 作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。 Verilog HDL語言簡介1. Verilog HDL的特點Verilog HDL和VHDL一樣，是目前大規(guī)模集成電路設計中最具代表性、使用最廣泛的硬件描述語言之一。 作為硬件描述語言，Verilog HDL具有如下特點： (1)能夠在不同的抽象層次上，如系統(tǒng)級、行為級、RTL（Register Transfer Level）級、門級和開關級，對設計系統(tǒng)進行精確而簡練的描述； (2)能夠在每個抽象層次的描述上對設計進行仿真驗證，及時發(fā)現(xiàn)可能存在的設計錯誤，縮短設計周期，并保證整個設計過程的正確性； (3)由于代碼描述與具體工藝實現(xiàn)無關，便于設計標準化，提高設計的可重用性。如果有C語言的編程經驗，只需很短的時間內就能學會和掌握Verilog HDL，因此，Verilog HDL可以作為學習HDL設計方法的入門和基礎。 HDL的基本結構Verilog HDL描述是由模塊（module）構成的，每個模塊對應的是硬件電路中的邏輯實體。因此，每個模塊都有自己獨立的功能或結構，以及用于與其它模塊之間相互通信的端口。例如，一個模塊可以代表一個簡單的門，一個計數(shù)器，一個存儲器，甚至是計算機系統(tǒng)等。例31 加法器的verilog描述/****************************************************///MODULE: adder//FILE NAME: //VERSION: //DATE: May 5th,2003//AUTHOR: Peter//CODE TYPE: RTL//DESCRIPTION: An adder with two inputs(1bit),one output(2bits)./***************************************************/module adder (in1, in2, sum)。input in1,in2。 output [1:0] sum。 wire in1,in2。 reg [1:0] sum。 always @ (in1 or in2) begin sum=in1+in2。 end endmodule 一段完整的代碼主要由以下幾部分組成： 第一部分是代碼的注釋部分，主要用于簡要介紹設計的各種基本信息。從上面的注釋中可以了解到一些基本信息，如代碼中加法器的主要功能、設計工程師、完成的日期及版本。例31的模塊名是adder，有兩個輸入端口in1，in2和一個輸出端口sum。其中輸入信號是一位的，其數(shù)據(jù)類型聲明為連線型(wire)；輸出是兩位的寄存器類型。這些信息都可以在注釋中注明。這一部分內容為可選項，建議在設計中采用，以提高代碼的可維護性。 第二部分是模塊定義行，這一行以module開頭，然后是模塊名和端口列表，標志著后面的代碼是設計的描述部分。 第三部分是端口類型和數(shù)據(jù)類型的說明部分，用于端口、數(shù)據(jù)類型和參數(shù)的定義等等。 第四部分是描述的主體部分，對設計的模塊進行描述，實現(xiàn)設計要求。模塊中“alwaysbegin”和“end”構成一個執(zhí)行塊，它一直監(jiān)測輸入信號，其中任意一個發(fā)生變化時，兩個輸入的值相加，并將結果賦值給輸出信號。這些定義和描述可以出現(xiàn)在模塊中的任何位置，但是變量、寄存器、線網和參數(shù)的使用必須出現(xiàn)在相應的描述說明部分之后。為了使模塊描述清晰和具有良好的可讀性，建議將所有的說明部分放在設計描述之前。 第五部分是結束行，就是用關鍵詞endmodule表示模塊定義的結束。模塊中除了結束行以外，所有語句都需要以分號結束。第四章 基于FPGA的PN碼的實現(xiàn)我們以9階移位寄存器為例，來產生m序列。其本原多項式為。其電路原理圖如圖41所示：圖41 9階LFSR產生的m序列電路原理圖軟件仿真波形如圖42所示：圖 42 m序列軟件仿真波形利用Quartus II軟件編譯綜合、仿真適配，下載至Cyclone Ⅱ EP2C8Q208C8N芯片中，采用示波器觀察到的m序列的波形如圖43所示：圖 43 m序列實際硬件測試圖 Gold序列實現(xiàn)程序中m序列優(yōu)選對分別為:。程序中rst為同步復位信號，clk為時鐘信號，delay為m2序列的延時信號，用于相位調整，延時器取不同值時產生的gold序列不同該發(fā)生器最多可以產生2^12=4096種不同序列，其中一半是平衡的。其電路原理圖如圖44所示：圖44 12階LFSR產生的Gold序列電路原理圖軟件仿真波形如圖45所示：圖45 Gold序列軟件仿真波形 的M序列實現(xiàn)我們以4階移位寄存器為例，來產生M序列。其本原多項式，其電路原理圖如圖46所示：圖46 4階LFSR產生的M序列電路原理圖設置初始狀態(tài)為（0100），其狀態(tài)流程為：0100→1001→0011→0110→1101→1010→0101→1011→0111→1111→1110→1100→1000→0000→0001→0010→0100（初態(tài)）軟件仿真波形如圖47所示：圖47 M序列軟件仿真波形利用Quartus II軟件編譯綜合、仿真適配，下載至CycloneⅡ EP2C8Q208C8N芯片中，采用示波器觀察到的M序列的波形如圖48所示：圖48 M序列實際硬件測試圖結 論隨著FPGA在電子領域越來越廣泛的應用，在很多高速設計和高速測試的場合下，人們希望用FPGA實現(xiàn)PN發(fā)生器。本文討論了利用線性反饋移位寄存器在FPGA上實現(xiàn)偽隨機碼發(fā)生器的方法，學習了m序列碼、Gold碼以及M序列碼的構造原理和性質，結合理論知識利用Verilog HDL語言編寫偽隨機碼發(fā)生器，并通過軟件Quartus Ⅱ觀察偽隨機碼仿真波形。結果證明通過FPGA來設計偽隨機碼發(fā)生器是可行的、成功的。此方法不但簡單易行、簡捷高效，大大節(jié)省了設計周期和資源消耗。軟件仿真成功后，進行了硬件測試工作。實際測試了m序列、M序列，結果顯示正確。由于時間和能力有限，Gold序列暫時未能在硬件上調試成功。本文的工作只是一個開始，可以為后來者提供一定參考價值。謝 辭時光飛逝，轉眼間我的大學學習生活就要結束了，一個新的起點即將開始。在這里，向在這四年的求學時光中曾經幫助過我的老師，師兄，師姐，同學和我的家人朋友們表示衷心的謝意！首先，非常感謝我的導師宗靜靜老師對我論文選題、寫作等多方面的指導和關懷。在整個畢業(yè)設計過程中，宗老師總是非常和藹的給予我很多幫助，不但幫助我查詢相關資料指導我的理論學習，而且還在生活中給了我無微不至的關心和愛護，讓我能夠及時的調整自己積極的進行研究。在完成論文之際，也再次向四年來所有培養(yǎng)撫育我的恩師表示最誠摯的謝意!感謝同一課題組的各位同學們，他們在我的課題研究和論文寫作過程中提出了很好的建議，對我?guī)椭艽?，在此致以真摯的謝意。感謝父母在我的成長道路上付出的辛勤勞動，他們的支持是我不斷前進的動力。再次深深地感謝所有關心我的人。最后感謝答辯組的所有老師們！參考文獻[1] 肖國鎮(zhèn)，粱傳甲，[M].北京：國防工業(yè)出版社，1985.[2] 樊昌信，詹道庸，徐炳祥，[M].北京：國防工業(yè)出版社，1995.[3] 張揚，杜興民，[J].通信學報，1999，(6):8690.[4] 陳順林，[J].現(xiàn)代電子技術，2002，(3):2729.[5] 方秀花，[J].技術指揮學院院報，2001，(5):6164.[6] 吳明捷,[J].公礦自動化，2002, (3):1114.[7] [美]，孫海平譯. Verilog HDL綜合實用教程[M].北京：清華大學出版社，2004.[8] . Linear Dependence in Linear Feedback Shift Transactions on Computers,1986 (12):10861088.[9] [J].電信快報,2001,(8):2729.[10] 劉煥淋，向勁松，[M].北京：北京郵電大學出版社，2008.[11] [M].西安：西安電子科技大學出版社，2007.28