mos集成電路的基本制造工藝-資料下載頁
2025-04-26 12:59本頁面
【正文】 TiSi2 field oxide ?增加器件密度 ?防止寄生晶體管效應(yīng)（閂鎖效應(yīng)） pepi P阱 n+ STI TiSi2 STI 深亞微米 CMOS晶體管結(jié)構(gòu) STI STI STI N阱 n n+ n p+ p p+ p 源 /漏擴(kuò)展區(qū) 淺槽隔離 側(cè)墻 ?多晶硅硅化物 2022/5/24 功耗 驅(qū)動能力 CMOS 雙極型 BiCMOS BiCMOS集成電路工藝 2022/5/24 BiCMOS工藝分類 以 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 以雙極工藝為基礎(chǔ)的 BiCMOS工藝。 2022/5/24 以 P阱 CMOS工藝為基礎(chǔ)的BiCMOS工藝 NPN晶體管電流增益??； 集電極的串聯(lián)電阻很大 。 NPN管 C極只能接固定電位 ， 從而限制了 NPN管的使用 2022/5/24 以 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 BCEN+N+P+P+P M O SP S U BN M O SN+N+PN阱N阱縱 向 N P N?NPN具有較薄的基區(qū)，提高了其性能； ?N阱使得 NPN管 C極與襯底隔開，可根據(jù)電路需要接電位 ?集電極串聯(lián)電阻還是太大 ， 影響雙極器件的驅(qū)動能力 在現(xiàn)有 N阱 CMOS工藝上增加一塊掩膜板 2022/5/24 BCEP+P+P M O SN+PN阱N阱縱 向 N P N S U BP+N+N+N M O SP－e p iN+N+ B L N+ B L以 N阱 CMOS工藝為基礎(chǔ)的改進(jìn) BiCMOS工藝 ?使 NPN管的集電極串聯(lián)電阻減小 5?6倍 ； ?使 CMOS器件的抗閂鎖性能大大提高 2022/5/24 三、后部封裝 （在另外廠房） （ 1）背面減薄 （ 2）切片 （ 3）粘片 （ 4）壓焊：金絲球焊 （ 5）切筋 （ 6）整形 （ 7）密封 （ 8）沾錫：保證管腳的電學(xué)接觸 （ 9）老化 （ 10）成測 （ 11）打印、包裝 劃片2022/5/24 ?金絲 ?劈 ?加熱 壓 焊 2022/5/24 三、后部封裝 （在另外廠房） 2022/5/24 2022/5/24 作業(yè)： 1. 課本 P14， 2. 下圖是 NMOS晶體管的立體結(jié)構(gòu)圖，請 標(biāo)出各區(qū)域名稱及摻雜類型，并畫出這個器件的版圖（包括接觸孔和金屬線）。 3. 名詞解釋： MOS NMOS PMOS CMOS 場氧、有源區(qū)、硅柵自對準(zhǔn)工藝
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