數(shù)字邏輯課程教學(xué)大綱-資料下載頁
2025-04-17 00:56本頁面
【正文】 7第5章 集成觸發(fā)器4第6章 時(shí)序邏輯電路8第7章 VHDL與數(shù)字邏輯設(shè)計(jì)4復(fù)習(xí)或彈性教學(xué)2七、課內(nèi)實(shí)驗(yàn)內(nèi)容、要求及學(xué)時(shí)沒有課內(nèi)實(shí)驗(yàn)，基礎(chǔ)實(shí)驗(yàn)單獨(dú)開設(shè)，VHDL實(shí)驗(yàn)通過開放實(shí)驗(yàn)開設(shè)。請刪除此黃色高亮。如果有課內(nèi)實(shí)驗(yàn)，請?zhí)顚懴卤?；如果沒有，則刪除下表，并用文字適當(dāng)說明。序號課內(nèi)實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)要求學(xué)時(shí)數(shù)12八、教學(xué)方法與手段以課堂理論教學(xué)為主，實(shí)驗(yàn)實(shí)踐為輔。課堂理論教學(xué)以多媒體課件為主，黑板板書為輔。在教學(xué)過程中注重能力的培養(yǎng)，以實(shí)際應(yīng)用系統(tǒng)為例，提高理論教學(xué)實(shí)用性，提高學(xué)生分析和解決實(shí)際問題的能力。另外，本課程開設(shè)Blackboard電子教學(xué)平臺，學(xué)生可以進(jìn)行自主學(xué)習(xí)、提交作業(yè)、討論問題。鼓勵(lì)學(xué)生參加開放實(shí)驗(yàn)，在平時(shí)VHDL實(shí)驗(yàn)作業(yè)基礎(chǔ)上進(jìn)一步提高EDA設(shè)計(jì)能力。九、考核方式及成績評定 考核方式：期末考試閉卷，平時(shí)作業(yè)、出勤、課堂情況，VHDL實(shí)驗(yàn)作業(yè)。 成績評定標(biāo)準(zhǔn)：總成績（百分制）＝平時(shí)成績30％＋VHDL實(shí)驗(yàn)10％＋期末考試成績60％。十、教材及主要參考書指定教材：[1]、王毓銀主編，數(shù)字電路邏輯設(shè)計(jì)（第二版），高等教育出版社，[2]、朱正偉編著，EDA技術(shù)及應(yīng)用，清華大學(xué)出版社，參考書目：[1]、閻石主編，數(shù)字電子技術(shù)基礎(chǔ) (第五版)，高等教育出版社，2006．5[2]、白中英 方維編著，數(shù)字邏輯（第五版），科學(xué)出版社，[3]、Charles H. Roth, Jr., Lizy Kurian John著，梁松海改編，數(shù)字系統(tǒng)設(shè)計(jì)與VHDL(英文版)，電子工業(yè)出版社，
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