【導(dǎo)讀】運(yùn)算器模塊的設(shè)計(jì)，可進(jìn)行加減乘除的基本運(yùn)算。顯示計(jì)算器的輸入數(shù)值與輸出結(jié)果，實(shí)現(xiàn)一個(gè)完整的計(jì)算器。根據(jù)任務(wù)要求確定電路各功能模塊；QuartusⅡ軟件；EDA實(shí)驗(yàn)箱；計(jì)算機(jī)一臺；形分析，實(shí)驗(yàn)箱下載驗(yàn)證等。周1-周3：查閱資料，上機(jī)編寫并調(diào)試設(shè)計(jì)程序；周4：整理、撰寫說明書；周5：課程設(shè)計(jì)答辯并提交設(shè)計(jì)說明書。[1].Voknei.《VHDL數(shù)字電路設(shè)計(jì)教程》.電子工業(yè)出版社，[2].潘松，黃繼業(yè).《EDA技術(shù)實(shí)用教程》（第二版）.科學(xué)出版社，[3].焦素敏.《EDA應(yīng)用技術(shù)》.清華大學(xué)出版社，

　　

【正文】 onv_std_logic_vector(4,4)。4 when X8000 =temp=conv_std_logic_vector(1,4)。1 when others =null。 end case。 end process。 process(rst,clear,load,add_sc) begin if load=39。139。 then current_state=000。 elsif rst=39。139。 then current_state=000。 elsif clear=39。139。 then current_state=000。 elsif add_sc39。event and add_sc=39。039。 then current_state=next_state。 end if。 end process。 . . process(rst,current_state,clear,load,temp,add_sc,res_bcd) variable op1_temp:STD_LOGIC_VECTOR(31 downto 0)。 begin if load=39。139。 then op1_temp:=X00000000。op1_temp:=res_bcd。 elsif rst=39。139。 then op1_bcd=X00000000。op1_temp:=X00000000。 elsif clear=39。139。 then op1_bcd=X00000000。op1_temp:=X00000000。 else case current_state is when 000= if add_sc=39。139。 then op1_temp:=X00000000。 op1_temp(3 downto 0):=temp。 op1_bcd=op1_temp。 next_state=001。 else next_state=000。 op1_bcd=op1_temp。 end if。 when 001= if add_sc=39。139。 then op1_temp(7 downto 4):=temp。 op1_bcd(7 downto 0)=op1_temp(3 downto 0)amp。op1_temp(7 downto 4)。 next_state=010。 else next_state=001。op1_bcd=op1_bcd。 end if。 . . when 010= if add_sc=39。139。 then op1_temp(11 downto 8):=temp。 op1_bcd(11 downto 0)=op1_temp(3 downto 0)amp。op1_temp(7 downto 4)amp。op1_temp(11 downto 8)。 next_state=011。 else next_state=010。 op1_bcd=op1_bcd。 end if。 when 011= if add_sc=39。139。 then op1_temp(15 downto 12):=temp。 op1_bcd(15 downto 0)=op1_temp(3 downto 0)amp。op1_temp(7 downto 4)amp。op1_temp(11 downto 8)amp。op1_temp(15 downto 12)。 next_state=100。 else next_state=011。 op1_bcd=op1_bcd。 end if。 when 100= if add_sc=39。139。 then op1_temp(19 downto 16):=temp。 op1_bcd(19 downto 0)=op1_temp(3 downto 0)amp。op1_temp(7 downto 4)amp。op1_temp(11 downto 8)amp。op1_temp(15 downto 12)amp。op1_temp(19 downto 16)。 next_state=101。 else next_state=100。 end if。 when 101= . . if add_sc=39。139。 then op1_temp(23 downto 20):=temp。 op1_bcd(23 downto 0)=op1_temp(3 downto 0)amp。op1_temp(7 downto 4)amp。op1_temp(11 downto 8)amp。op1_temp(15 downto 12)amp。op1_temp(19 downto 16)amp。op1_temp(23 downto 20)。 next_state=110。 else next_state=101。 op1_bcd=op1_bcd。 end if。 when 110= if add_sc=39。139。 then op1_temp(27 downto 24):=temp。 op1_bcd(27 downto 0)=op1_temp(3 downto 0)amp。op1_temp(7 downto 4)amp。op1_temp(11 downto 8)amp。op1_temp(15 downto 12)amp。op1_temp(19 downto 16)amp。op1_temp(23 downto 20)amp。op1_temp(27 downto 24)。 next_state=111。 else next_state=110。 op1_bcd=op1_bcd。 end if。 when 111= if add_sc=39。139。 then op1_temp(31 downto 28):=temp。 op1_bcd(31 downto 0)=op1_temp(3 downto 0)amp。op1_temp(7 downto 4)amp。op1_temp(11 downto 8)amp。op1_temp(15 downto 12)amp。op1_temp(19 downto 16)amp。op1_temp(23 downto 20)amp。op1_temp(27 downto 24)amp。op1_temp(31 downto 28)。 next_state=111。 else next_state=111。op1_bcd=op1_bcd。 end if。 . . when others= op1_bcd=(others=39。039。)。 end case。 end if。 end process。 END op1_architecture。 OP2 模塊設(shè)計(jì) LIBRARY ieee。 USE 。 ENTITY op2 IS PORT ( rst : IN STD_LOGIC。 op2_load : IN STD_LOGIC。 op2_out : OUT STD_LOGIC_VECTOR(27 downto 0)。 AUL_R : in STD_LOGIC_VECTOR(27 downto 0) )。 END op2。 ARCHITECTURE op2_architecture OF op2 IS BEGIN process(op2_load,rst,AUL_R) begin if(rst=39。139。) then . . op2_out = (others = 39。039。)。 elsif op2_load=39。039。 and op2_load39。event then op2_out = AUL_R。 end if。 end process。 END op2_architecture。 BIN 模塊程序 LIBRARY ieee。 USE 。 use 。 use 。 ENTITY BIN_tb IS END BIN_tb。 ARCHITECTURE behav OF BIN_tb IS ponent BIN PORT ( op1_BCD : IN STD_LOGIC_VECTOR(31 downto 0)。 op1_out : OUT STD_LOGIC_VECTOR(27 downto 0) )。 end ponent。 signal op1_BCD : STD_LOGIC_VECTOR(31 downto 0):=X00000000。 . . signal op1_out : STD_LOGIC_VECTOR(27 downto 0)。 begin u1 : bin port map( op1_BCD =op1_BCD, op1_out =op1_out )。 main_process: process begin wait for 50 us。op1_bcd=X00000000。 wait for 50 us。op1_bcd=X00000001。 wait for 50 us。op1_bcd=X00000002。 wait for 50 us。op1_bcd=X00000003。 wait for 50 us。op1_bcd=X00000004。 wait for 50 us。op1_bcd=X00000005。 wait for 50 us。op1_bcd=X00000006。 wait for 50 us。op1_bcd=X00000007。 wait for 50 us。op1_bcd=X00000008。 wait for 50 us。op1_bcd=X00000009。 wait for 50 us。op1_bcd=X00000010。 wait for 50 us。op1_bcd=X00000011。 wait for 50 us。op1_bcd=X00000012。 wait for 50 us。op1_bcd=X00000013。 wait for 50 us。op1_bcd=X00000014。 wait for 50 us。op1_bcd=X00000015。 wait。 . . end process。 end behav。 BCD 模塊程序 LIBRARY ieee。 USE 。 USE 。 USE 。 ENTITY BCD_tb IS END BCD_tb。 ARCHITECTURE behav OF BCD_tb IS ponent bcd PORT ( AUL_R : IN STD_LOGIC_VECTOR(27 downto 0)。 res_BCD : OUT STD_LOGIC_VECTOR(31 downto 0) )。 end ponent。 signal AUL_R : STD_LOGIC_VECTOR(27 downto 0):=X0000000。 signal res_BCD : STD_LOGIC_VECTOR(31 downto 0)。 begin u1 : bcd PORT map( AUL_R =AUL_R, . . res_BCD =res_BCD)。 main_process:process begin for i in 0 to 99999999 loop wait for 50 us。AUL_R=conv_std_logic_vector(i,28)。 end loop。 end process。 end behav。