【導讀】述語言VHDL為設計語言，以ASIC來實現(xiàn)載體的設計。一些簡單的電子產品，掌握使用EDA工具設計數字系統(tǒng)的設計思想和設計方法，為繼續(xù)學習和認識電子設計知識打下良好的基礎。累實際的EDA編程。通過本課程設計的學習，復習所學的專業(yè)知識，使課堂學。習的理論知識應用于實踐。培養(yǎng)綜合運用已學知識解決實際工程技術問題的能。術資料的能力，接受一次電子設計自動化方面的基本訓練。種花型顯示b2，第三種花型顯示C3。當計數器達到預先設定的值，即產生一。個上升沿，從而實現(xiàn)分頻。顯示部分的設計是利用分頻器產生的低頻信號記數，從而達到控制數碼管顯示時，不同花色之間變換的頻率不至于太快。

　　

【正文】 ieee。 use 。 use 。 entity XHKZ is port(clk:in std_logic。 clr:in std_logic。 speak:out std_logic。 LED7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 end entity。 architecture caideng of XHKZ is signal clk1:std_logic。 signal clk2:std_logic。 signal clk3:std_logic。 signal clk4:std_logic。 signal n:std_logic_vector(9 downto 0)。 SIGNAL DISPLAY:STD_LOGIC_VECTOR(6 DOWNTO 0)。 begin process(clk,clr) variable a:std_logic_vector(6 downto 0)。 begin if clr=39。139。 then clk1=39。039。 elsif clk39。event and clk=39。139。then if a=1111100then a:=0000000。 clk1=39。139。 16 else a:=a+1。 clk1=39。039。 end if。 end if。 end process。 process(clk,clr) variable b:std_logic_vector(1 downto 0)。 begin if clr=39。139。 then clk2=39。039。 else if clk39。event and clk=39。139。then if b=10then b:=00。 clk2=39。139。 else b:=b+1。 clk2=39。039。 end if。 end if。 end if。 end process。 process(clk,clr) variable c:std_logic_vector(1 downto 0)。 begin if clr=39。139。 then 17 clk3=39。039。 else if clk39。event and clk=39。139。then if c=01then c:=00。 clk3=39。139。 else c:=c+1。 clk3=39。039。 end if。 end if。 end if。 end process。 process(clk,clr) variable d:std_logic_vector(1 downto 0)。 begin if clr=39。139。 then clk4=39。039。 else if clk39。event and clk=39。139。then if d=11then d:=00。 clk4=39。039。 else d:=d+1。 clk4=39。139。 end if。 end if。 end if。 18 end process。 process(clk1,clr) is begin if clr=39。139。 then n=0000000000。 elsif clk139。EVENT AND clk1 = 39。139。 then if n=1111111111 then n=0000000000。 else n=n+1。 end if。 if n=0000000000 and n=0111010100 then DISPLAY=1110111。speak=clk2。 elsif n=0111010100 and n=1010101000 then DISPLAY=1111111。speak=clk4。 elsif n=1010101000 and n=1111111111then DISPLAY=0111001。speak=clk3。 end if。 end if。 end process。 LED7=DISPLAY。 end architecture caideng。 附錄 2 ：設計生成的電路圖 19 圖 7— 1 總電路圖