【正文】 n=1111111111then DISPLAY=0111001。 if n=0000000000 and n=0111010100 then DISPLAY=1110111。 else n=n+1。139。 elsif clk39。139。 SIGNAL DISPLAY:STD_LOGIC_VECTOR(6 DOWNTO 0)。 end entity。 clr:in std_logic。 use 。 顯示模塊 library ieee。當復位信號 clr 不為高電平時，變量 a、 b、 c、 d 開始計數(shù)，當 b 計夠兩個時鐘周期的上升沿的時候，clk2_1 被置為高 電平，等待下一個時鐘上升沿來臨的時候，重新置為低電平，如此循環(huán)得到新的時鐘周期。保存之后，執(zhí)行Quartus 軟件中的 processing start simulation 選項，即可觀察到波形仿真圖像。 end architecture caideng。 clk3_1=clk3。 clk1_1=clk1。 end if。 end if。 clk4=39。039。then if d=11then d:=00。event and clk=39。039。139。 process(clk,clr) variable d:std_logic_vector(1 downto 0)。 end if。 end if。 clk3=39。139。then if c=01then c:=00。event and clk=39。039。139。 process(clk,clr) variable c:std_logic_vector(1 downto 0)。 7 end if。 end if。 clk2=39。139。then —— 時鐘上升沿，計數(shù) if b=10then —— 計滿清零且將 clk2 置為高電平 b:=00。event and clk=39。039。139。 process(clk,clr) variable b:std_logic_vector(1 downto 0)。 end if。039。 else —— 否則 計數(shù)繼續(xù) a:=a+1。 —— 且將 clk1 置為高電平 clk1=39。139。 elsif clk39。 then —— 復位信號為高電平，將 CLK1置為低電平 clk1=39。 begin if clr=39。 signal clk4:std_logic。 signal clk2:std_logic。 end entity。 6 clk3_1:out std_logic。 clk1_1:out std_logic。 entity XHKZ is port(clk:in std_logic。 use 。利用分頻器輸出的不同頻率信號，可以在花型變換的時 候控制揚聲器發(fā)出不同的聲音。當計數(shù)器達到預先設定的值，即產(chǎn)生一個上升沿，從而實現(xiàn)分頻。綜上，此設計的核心是分頻器的使用。可以由此推測：如果要發(fā)出不同的響聲，必定需要由不同的輸出頻率來實現(xiàn)，而顯示部分可以使用計數(shù)掃描的方法得以實現(xiàn)，但是如果想聽到清晰的聲音，必然要加大輸入頻率，但輸入頻率的增加，必然導致顯 示部分花型變換的頻率就會相應的增加，以致花型變換過快，顯示不明顯。 要求使用 7 段數(shù)碼管顯示當前顯示的花型，如第一種花型顯示 A1，第二種花型顯示 b2，第三種花型顯示 C3。培養(yǎng)綜合運用已學知識解決實際工程技術問題的能力、查閱圖書資料和各種工具書的能力、工程繪圖能力、撰寫技術報告和編制技術資料的能力，接受一次電子設計自動化方面的基本訓練。 培養(yǎng)利用 EDA 技術知識，解決電子設計自動化中常見實際問題的能力，積累實際的 EDA 編程。 二、評分 （按下表要求評定） 評分項目 設計報告評分 答辯評分 平時表現(xiàn)評分 合 計 （ 100 分） 任務完成 情 況 （ 20 分） 課程設計 報告質量 （ 40 分） 表達情況 （ 10 分） 回答問題 情 況 （ 10 分） 工作態(tài)度與紀律 （ 10 分） 獨立工作 能力 （ 10 分） 得分 課程設計成績評定 班級