【正文】 ??22??????? NLW改為 166 ???????? ??NLW。 直 流分析 直流分析：當(dāng)輸入由 ，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平） Vs。 Vs的值應(yīng)為約 。直流分析的電路圖如圖 314所示，其對(duì)應(yīng)的 SPICE文件如圖 315所示，直流分析的輸入輸出電壓曲線如圖 316所示。 圖 314 直流分析電路圖 集成電路 課程設(shè)計(jì)論文 劉旭波 21 圖 315 直流分析 SPICE設(shè)置 集成電路 課程設(shè)計(jì)論文 劉旭波 22 圖 316 直流分析輸入輸出電壓關(guān)系 分析：從電壓關(guān)系可以看出，轉(zhuǎn)變電平大約在 ，符合設(shè)計(jì)的要求。因此所畫電路通過了直流分析測(cè)試。 瞬態(tài)分析 從波形中得到 frpHLpLH tttt 和、 ，然后進(jìn)行相關(guān)計(jì)算。瞬態(tài)分析的電路圖見圖 317所示，其對(duì)應(yīng)的瞬態(tài)分析的 SPICE文件設(shè)置見圖 318所示。對(duì)應(yīng)的瞬態(tài)分析的結(jié)果見圖 319。 集成電路 課程設(shè)計(jì)論文 劉旭波 23 圖 317 瞬態(tài)分析電路圖 圖 318 瞬時(shí)分析 SPICE設(shè)置 集成電路 課程設(shè)計(jì)論文 劉旭波 24 圖 319 瞬態(tài)分析輸入輸出電壓關(guān)系 由仿真輸出的結(jié)果報(bào)告文件可以得到其瞬態(tài)參數(shù)如下： 9. 59 0 16 .9 57rft ns t ns??， 則 ? ?1 1 1( ) ( ) 9 . 5 9 0 1 6 . 9 5 7 6 . 6 3 6 7 52 2 2 2 4frp d p L H p H L ttt t t n s? ? ? ? ? ? ? 滿足電路設(shè)計(jì)要求。 功耗分析 對(duì)電壓源 VI1和 VI2進(jìn)行直流掃描分析： “ .dc lin source VI1 0 5 sweep lin source VI2 0 5 ”，輸出“ .print dc p( VI1) p(VI2)”。功耗分析的電路原理圖見圖 320， SPICE文件設(shè)置見圖 321，功耗分析結(jié)果見圖 322。這里的功耗分析采用的是靜態(tài)功耗，所以這里沒有加入脈沖源，只有直流電源。 集成電路 課程設(shè)計(jì)論文 劉旭波 25 圖 320 功耗分析電路原理圖 圖 321 功耗分析 SPICE設(shè)置 集成電路 課程設(shè)計(jì)論文 劉旭波 26 圖 322功耗分析結(jié)果 從波形中得出 ? ? ? ?12m a x m a x2 3 3 .8 6 2 .2 1 miiP V n W P V W? ? ? ?， 總功耗： ? ? ? ? ? ?612m a x m a x4 23 3. 86 10 86 1. 02 2. 21 mtt o ta l i iP P V P V W?? ? ? ? ? ? ? ? 從模擬分析得到的結(jié)果來看，各項(xiàng)模擬參數(shù)都滿足設(shè)計(jì)指標(biāo)，下面可進(jìn)行版圖設(shè)計(jì)。 本次的版圖設(shè)計(jì)采用的是層次化、全手工設(shè)計(jì)版圖。所謂的層次化設(shè)計(jì)版圖，就是先設(shè)計(jì)單元版圖，由簡(jiǎn)單的單元版圖再組成較復(fù)雜的單元版圖，一層層設(shè)計(jì)，直至完成芯片的整體版圖。 輸入級(jí)的設(shè)計(jì) 輸入級(jí)的設(shè)計(jì)如圖 323所示，這里根據(jù)電路圖，由于提拉管的寬長(zhǎng)比只有 1，所以這里的多晶硅柵的 寬度采用 6λ，其余的多晶硅柵采用 2λ的設(shè)計(jì)方法。輸入級(jí)版圖 DRC如圖 324所示。 集成電路 課程設(shè)計(jì)論文 劉旭波 27 圖 323 輸入級(jí)版圖 圖 324 輸入級(jí)版圖 DRC 內(nèi)部反相器的設(shè)計(jì) 內(nèi)部反相器的寬長(zhǎng)比比較小，考慮到這個(gè)原因，采用了將源、漏極的區(qū)域擴(kuò)大的方法，以保證能夠符合設(shè)計(jì)規(guī)則。設(shè)計(jì)的版圖見圖 325及 DRC檢測(cè)如圖 326所示。 圖 325 內(nèi)部反相器版圖 圖 326 內(nèi)部反相器版圖 DRC 輸入和輸出緩沖門的設(shè)計(jì) 對(duì)于緩沖門，由于其管的寬長(zhǎng)比比較大， 這里采用了梳狀結(jié)構(gòu)，從而減少了其管的面積，有效的利用的設(shè)計(jì)空間，其設(shè)計(jì)原理與內(nèi)部反相器類似。具體的版圖和相應(yīng)的版圖 DRC檢測(cè)分別 如圖 32 圖 32 圖 329和 圖 330所示 。 集成電路 課程設(shè)計(jì)論文 劉旭波 28 圖 327 輸入緩沖門 圖 328 輸入緩沖門 DRC 圖 329 輸出緩沖門 圖 330 輸出緩沖門版圖 DRC 三輸入與非門的設(shè)計(jì) 集成電路 課程設(shè)計(jì)論文 劉旭波 29 三輸入與非門涉及到的管比較多，區(qū)別于梳狀結(jié)構(gòu) ，這里采用了多條多晶硅柵，而又考慮到盡量只用第一層金屬線來布線（這樣在總圖連接引線會(huì)更加方便，更加容易），這里引出了多晶硅柵分別接輸入端口。所設(shè)計(jì)的版圖及其 DRC檢測(cè)分別 如圖 331和 圖 332所示 。 圖 331 三輸入與非門版圖 圖 332 三輸入與非門版圖 DRC 四輸入與非門的設(shè)計(jì) 四輸入與非門與三輸入與非門一樣，也采用梳狀結(jié)構(gòu)。所設(shè)計(jì)的版圖及其 DRC檢測(cè)分別 如圖 333和 圖 334所示 。 集成電路 課程設(shè)計(jì)論文 劉旭波 30 圖 333 四輸入與非門版圖 圖 334 四輸入與非門版圖 DRC 輸出級(jí)的設(shè)計(jì) 從計(jì)算中可以看出，輸出級(jí)的管的寬長(zhǎng)比相比其它級(jí)來說是最大的，因此這里必須采用梳狀結(jié)構(gòu)。而且需要多個(gè)管并聯(lián)來實(shí)現(xiàn)較大的寬長(zhǎng)比。輸出級(jí)的版圖及其集成電路 課程設(shè)計(jì)論文 劉旭波 31 DRC檢測(cè)分別 如圖 335和圖 336所示 。 圖 335 輸出級(jí)的版圖 圖 336 輸出級(jí)的版圖 DRC 調(diào)用含有保護(hù)電路的 pad 元件 pad保護(hù)電路如圖 337 所示。 圖 337 pad 元件版圖 總版圖 執(zhí)行 cell→ instance→（選擇需要調(diào)用的單元圖）在一個(gè)新的 cell內(nèi)組合成整體電路圖。按照附錄 A所示的邏輯圖接線，得到最終的電路版圖 集成電路 課程設(shè)計(jì)論文 劉旭波 32 圖 338 總版圖 版圖檢查 這一個(gè)操作與每一個(gè)子模塊的設(shè)計(jì)必須同步進(jìn)行。做 DRC 檢查時(shí)應(yīng)該分成小塊（單元）檢查。每一部分做成一個(gè)單元，每個(gè)單元進(jìn)行 DRC 檢查。在全部通過后，將單元組合成電路，最終做一次全版圖的 DRC，以確保全版圖正確。 版圖設(shè)計(jì)規(guī)則檢查（ DRC） 總圖的版圖設(shè)計(jì)規(guī)則檢查見圖 339所示。 集成電路 課程設(shè)計(jì)論文 劉旭波 33 圖 339 總圖的 DRC檢查 由 DRC檢查結(jié)果可以看出，總圖能夠通過 DRC檢查。 電路網(wǎng)表匹配（ LVS）檢查 電路圖提取的網(wǎng)表文件 (.sp)與版圖提取的網(wǎng)表文件 (.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的， LVS檢查就可以驗(yàn)證版圖的正確性。 LVS檢查的結(jié)果見圖 339所示 。 集成電路 課程設(shè)計(jì)論文 劉旭波 34 圖 339 總圖 LVS對(duì)照檢查結(jié)果 由結(jié)果可以看出，電路原理圖與電路版圖匹配正確。 所設(shè)計(jì)的版圖通過 DRC和 LVS的檢查，及 ERC檢查 (本次設(shè)計(jì)不做 )，然后轉(zhuǎn)換成制造掩膜用的碼流數(shù)據(jù)，用 GDSII格式。將在 LEDIT的界面，點(diǎn)擊 File→ Export Mask Data→ GDSII→ EXPORT，即可得到（ .gds）以及（ .log）的文件。如下面列出了（ .log）的內(nèi)容：圖 342所示 為輸出完成信息文件，即完成 GDSII文件輸出程序。 集成電路 課程設(shè)計(jì)論文 劉旭波 35 圖 342 GDSII文件輸出程序 完成 信息 4. 經(jīng)驗(yàn)與體會(huì) 經(jīng)過這兩周的課程設(shè)計(jì) ,我對(duì)書本的內(nèi)容 掌握更深入 ,對(duì) Tanner Pro 軟件的使用更加熟悉 ,對(duì)軟件的操作更加上手。第一周的參數(shù)計(jì)算使我對(duì)書本上許多公式的運(yùn)用更加靈活，對(duì)器件的延遲，功耗等影響因素及怎樣平衡這兩者對(duì)器件的影響更加了解。第二周 的軟件實(shí)踐操作使我對(duì) Tanner Pro 軟件 的原理圖設(shè)計(jì)流程，版圖設(shè)計(jì)流程，電路仿真，模型庫及規(guī)則有了更加深入的了解。 實(shí)際運(yùn)用中遇到可許多問題，尤其是版圖的檢查 DRC 及 LVS，經(jīng)過反復(fù)對(duì)原理圖及版圖的對(duì)比和修改，才最終解決了 LVS 對(duì)不不通過的問題。 這次課程設(shè)計(jì)使我 對(duì)專業(yè)的的就業(yè)方向更加了解，也鍛煉了我獨(dú)立分析問題，解決問題的能力，使我深深的體會(huì)到學(xué)習(xí)書本的知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，還要通過不斷實(shí)踐加以鞏固。 集成電路 課程設(shè)計(jì)論文 劉旭波 36 5. 參考文獻(xiàn) [1] 陳先朝 .集成電路課程設(shè)計(jì)指導(dǎo)書 [M].廣州：廣東工業(yè)大學(xué)， 2021. [2] 廖裕評(píng)，陸瑞強(qiáng) . Tanner Pro 集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo) [M].北京：科學(xué)出版社， 2021. [3] [美 ]畢查德 .拉扎維 . 模擬 CMOS 集成電路設(shè)計(jì) [M].西安：西安交通大學(xué)出版社，2021. [4] 數(shù)字集成電路分析與設(shè)計(jì) [M].廣州：廣東工業(yè)大學(xué)大學(xué)， 2021. 集成電路 課程設(shè)計(jì)論文 劉旭波 37 附錄 A： 74HC138 電路總原理圖 集成電路 課程設(shè)計(jì)論文 劉旭波 38 附錄 B： 74HC138 芯片版圖 (未加焊盤 )