【正文】 24 按照電路原理圖一步一步將所有的線路都連接好，然后再標出 Vdd、 GND節(jié)點以及輸入輸 出端口 A、 B、 Q 等節(jié)點。例如標注 Vdd 和 GND 節(jié)點的方法是 單擊插入節(jié)點圖標，再到繪圖窗口中用鼠標左鍵拖曳出一個與上方電源線重疊的寬為 39 柵格、高為 5 個柵格的方格后，將自動出現(xiàn) Edit Object(s)對話框，在“ On”框的下拉列表中選擇 Metal1，如圖 22 中 所示。在 Port name 欄內(nèi)鍵入 Vdd，在 Text Alignment 選項中選擇文字相對于框的位置的右邊。然后單擊“確定”按鈕。用同樣的方式標出 GND、 A、 B 以及 Q。 圖 22 圖 22 武漢理工大學《集成電路》課程設(shè)計 25 放好上面的所有節(jié)點標號之后最 整個 二輸入與門電路的版圖就算 做好了，接下來再進行單元名稱的修改。執(zhí)行 Cell/Rename Cell 命令，打開 Rename Cell Cell0 對話窗口，將 cell 名修改為 yumen。最后 畫好的完整版圖如下圖 23 中所示。 圖 23 DRC檢查及 SPC 文件的生成 版圖畫好之后接下來就是做 總版圖 DRC、 ERC、 LVS 檢查以及 SPC 文件的生成，由于本次設(shè)計是用的 Cadence 軟件做的電路原理圖設(shè)計，而版圖設(shè)計是用的 LEdit 軟件，所以無法做 LVS 檢查，同時由于 LEdit 軟件只提供了 DRC 檢查，所以本次設(shè)計只做 DRC 檢查。 選擇 Tools/DRC 命令，打開 Design Rule Check 對話框，選中 Write errors to files 復選框?qū)㈠e誤項目記錄到 文件或自行取文件名， 單擊“確定”按鈕，進行設(shè)計規(guī)則檢查，結(jié)果如圖 24中 所示 圖 24 武漢理工大學《集成電路》課程設(shè)計 26 從圖 28 中可以看到，整個與門電路的版圖 DRC 沒有錯誤，然后接下來就能生成 SPC 文件了 。 執(zhí)行 Tools/Extract 命令或單擊圖標，打開 Extract 對話框，在 Extract definition file 欄內(nèi)選擇 X: \\Samples\ SPR\example1\ 文件，如圖 25 所示。 圖 25 選擇 Output 標簽頁，在“ Comments”欄中，選擇 Write nodes name 選項，在“ Write nodes and devices as”欄內(nèi)選中 Names 項，即設(shè)定輸出節(jié)點以名字 出 現(xiàn) ， 并 在 SPICE include statement 欄 內(nèi) 輸 入 “ .include X: \Tspice81\models\”，然后單擊 Run 按鈕， 即可提取 文件， 執(zhí)行 File/Open命令，打開 文件。最后與門電路的 SPC 文件如下： * Circuit Extracted by Tanner Research39。s LEdit Version / Extract Version 。 * TDB File: D:\ 課件 \LEdit \LEdit \LEdit \workdesk\ * Cell: yumen Version * Extract Definition File: ..\samples\spr\example1\ 武漢理工大學《集成電路》課程設(shè)計 27 * Extract Date and Time: 12/20/2021 20:17 .include D:\ 課件 \LEdit \LEdit \LEdit \workdesk\ * Warning: Layers with Unassigned FRINGE Capacitance. * Poly1Poly2 Capacitor ID * Pad Comment * NODE NAME ALIASES * 1 = OUT (34,291) * 2 = Vdd (111,309) * 3 = GND (111,270) * 5 = B (,285) * 6 = A (95,286) M1 OUT 4 Vdd Vdd PMOS L=2u W=5u $ (31 33 ) M2 OUT 4 GND GND NMOS L=2u W=5u $ (31 33 ) M3 4 B Vdd Vdd PMOS L=2u W=5u $ ( 301 306) M4 4 A Vdd Vdd PMOS L=2u W=5u $ (85 301 83 306) M5 4 B GND GND NMOS L=2u W=5u $ ( ) M6 4 A GND GND NMOS L=2u W=5u $ (85 83 ) * Total Nodes: 6 * Total Elements: 6 * Total Number of Shorted Elements not written to the SPICE file: 0 * Output Generation Elapsed Time: sec * Total Extract Elapsed Time: sec .END 武漢理工大學《集成電路》課程設(shè)計 28 六、心得體會 此次課程設(shè)計在老師的悉心指導，同學們的熱情幫助下，我已圓滿完成了本次課程設(shè)計的要求。從課題選擇到具體構(gòu)思和內(nèi)容以及數(shù)據(jù)的測試，我深刻體會到做事情不能急躁， 從電路原理圖的繪制到仿真，再到版圖的制作，每一步都要要細心仔細的去完成。在這周時間所經(jīng)歷的學習和生活，我深刻感受到老師的精心指導和無私的關(guān)懷，讓我受益匪淺。本次課程設(shè)計的名稱為“二輸入與門電路設(shè)計”，經(jīng)過此次課設(shè)使我對 Cadence 軟件和 LEdit 軟件的使用都有了更深刻的了解，這將對我以后的學習和工作帶來莫大的幫助 。 武漢理工大學《集成電路》課程設(shè)計 29 七、 致 謝 四年的大學生活接近尾聲，首先，要感謝所有教過我的老師，不論是在學習，還是在生活上，謝謝您們付出的點點滴滴，指引我前進的道路。在此，我要向諸位 老師深深地鞠上一躬。 謝謝與我真心相待的朋友，陪我度過大學最美好的時光，你們是我最寶貴的財富 還要感謝我的父母，謝謝你們一如既往的支持和包容，使我健康的成長，積極樂觀地生活。 特別地，要感謝本論文的指導教師高劭宏老師。謝謝您悉心認真負責地指導。也謝謝您像朋友一樣隨和熱情地鼓勵。雖然相識不久，但是，與老師相處的這段日子給我四年的大學生活畫上了一個美麗的句點。在這里，再一次真心地謝謝您！ 最后，本文參考了大量的文獻資料，在此，向?qū)W術(shù)界的前輩們致敬。 武漢理工大學《集成電路》課程設(shè)計 30 八 、參考文獻 權(quán)海洋主編 。《超大規(guī)模集成電路設(shè)計與實踐》，西安電子科技大學出版社，2021 年出版。 高德遠主編 。 《超大規(guī)模集成電路－系統(tǒng)和電路的設(shè)計原理》，高等教育出版社， 2021 年出版。 賈新章等 . OrCAD/Capture CIS 9 實用教程。 西安電子科技大學出版社，2021年出版。 賈新章等 . OrCAD/Capture 9 實用教程。 西安電子科技大學出版社， 1999年出版。 鄧紅輝等譯。《 CMOS 集成電路 版圖 概念、方法與工具》， 電子工業(yè)出版社， 2021年 3月 出版。 孫潤等編著。《 TANNER 集成電路設(shè)計教程 》（第一、二冊），北京希望電子出版 武漢理工大學《集成電路》課程設(shè)計 31 九 、附錄 二輸入與門電路原理圖 二輸入與門電路版圖