第6章cmos集成電路制造工藝-資料下載頁
2025-01-19 08:27本頁面
【正文】 最小 寬 度 GT2－最小 間 距 GT3－伸出有源區(qū)外的最小 長 度 GT4－有源區(qū)外多晶硅與有源區(qū) 邊 界的最小距離 GT5－有源區(qū)上多晶硅與有源區(qū) 邊 界的最小距離 GT6－與有源區(qū)的最小外 間 距 注入框 SN1－最小 寬 度 SN2－最小 間 距 SN3－ 對 有源區(qū)的最小覆蓋 接觸孔 CT1CT1－最小面 積 CT2－最小 間 距 CT3－有源區(qū)或多晶硅 對 接觸孔的最小覆蓋 CT4－有源區(qū)接觸孔到多晶硅 柵 的最小 間 距 CT5－多晶硅接觸孔到有源區(qū)的最小 間 距 CT6－金屬 對 接觸孔的最小覆蓋 CMOS版圖設(shè)計? (2) 以微米為單位的設(shè)計規(guī)則圖 形 層 次 設(shè)計規(guī)則 內(nèi)容 幾何尺寸要求金屬 Mn1－最小 線寬 Mn2－最小 間 距 通孔 Vn1Vn1－最小面 積 Vn2－最小 間 距 Vn3－金屬 對 通孔的最小覆蓋 壓焊塊 PA1－最小面 積 60μm60μmPA2－最小 間 距 90μm CMOS版圖設(shè)計 CMOS版圖設(shè)計? 四輸入與門版圖與版圖設(shè)計規(guī)則所對應(yīng)的相關(guān)尺寸? 版圖設(shè)計完成后，需要進(jìn)行設(shè)計規(guī)則檢查(Design Rule Check，DRC)。第 6章 CMOS集成電路制造工藝? CMOS工藝? CMOS版圖設(shè)計? SOI工藝80 SOI CMOS基本工藝?SOI結(jié)構(gòu)?SOI工藝?SOI優(yōu)點81SOI CMOS結(jié)構(gòu) 1. 體區(qū)和襯底隔離。體電位是浮空會引起浮體效應(yīng)。需專門設(shè)計體區(qū)的引出端。2. 襯底相對溝道區(qū)也相當(dāng)于一個 MOS結(jié)構(gòu)，因此也把 SOI MOSFET 的襯底又叫做背柵 , 是五端器件 。82SOI MOSFET的性能 ? 厚膜器件? tsi2xdm。背 柵對 MOSFET性能基本沒有影響， 和體硅MOS器件基本相同 ? 薄膜器件 ? tsixdm。在柵電壓的作用下可以使頂層硅膜全部耗盡 ? 可以通過減薄硅膜抑制短溝道效應(yīng) 83形成 SOI 硅片的基本工藝 (1)? 注氧隔離技術(shù)（ SIMOX） ? 通過高能量、大劑量注氧在硅中形成埋氧化層 . O+的劑 量在 1018cm2左右； 能量 ~200kev ? 埋氧化層把原始硅片分成 2部分，上面的薄層硅用來做器件，下面是硅襯底 84形成 SOI 硅片的基本工藝 (2)? 鍵合減薄技術(shù)（ BE） ? 把 2個生長了氧化層的硅片鍵合在一起，兩個氧化層通過鍵合粘在一起成為埋氧化層 ? 其中一個硅片腐蝕拋光減薄成為做器件的薄硅膜，另一個硅片作為支撐的襯底 85形成 SOI 硅片的基本工藝 (3)? 智能剝離技 術(shù) （ smart cut） ? 解決了如何用鍵合技術(shù)形成薄膜 SOI材料 ? 可以形成高質(zhì)量的薄硅膜 SOI材料 8687 基于臺面隔離的 SOI CMOS基本工藝流程 8889SOI CMOS的優(yōu)越性 1. 每個器件都被氧化層包圍，完全與周圍的器件隔離，從根本上消除了閂鎖效應(yīng)； 2. 減小了 pn結(jié)電容和互連線寄生電容 3. 不用做阱，簡化工藝，減小面積4. 極大減小了源、漏區(qū) pn結(jié)面積，從而減小了 pn結(jié)泄漏電流 5. 有利于抑制短溝效應(yīng)；6. 有很好的抗幅照性能；7. 實現(xiàn)三維立體集成。90SOI技術(shù)實現(xiàn)三維立體集成 91SOI CMOS反相器結(jié)構(gòu)92 SOI 與體硅 CMOS性能比較
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