第6章cmos集成電路制造工藝(文件)
【正文】 －最小 寬 度 NW2－等 電 位 n阱最小 間 距 NW3－不等 電 位 n阱最小 間 距 有源區(qū) AA1－最小 寬 度 AA2－最小 間 距 AA3－ n阱內(nèi) p+有源區(qū)到阱 邊 界最小 間 距 AA4－ n阱外 n+有源區(qū)與阱最小 間 距 AA5－ n阱至阱外 p+區(qū)的最小 間 隔 AA6－ n阱至阱外 n+區(qū)的最小 間 隔 CMOS版圖設(shè)計? (2) 以微米為單位的設(shè)計規(guī)則圖 形 層 次 設(shè)計規(guī)則 內(nèi)容 幾何尺寸要求多晶硅 GT1－最小 寬 度 GT2－最小 間 距 GT3－伸出有源區(qū)外的最小 長 度 GT4－有源區(qū)外多晶硅與有源區(qū) 邊 界的最小距離 GT5－有源區(qū)上多晶硅與有源區(qū) 邊 界的最小距離 GT6－與有源區(qū)的最小外 間 距 注入框 SN1－最小 寬 度 SN2－最小 間 距 SN3－ 對 有源區(qū)的最小覆蓋 接觸孔 CT1CT1－最小面 積 CT2－最小 間 距 CT3－有源區(qū)或多晶硅 對 接觸孔的最小覆蓋 CT4－有源區(qū)接觸孔到多晶硅 柵 的最小 間 距 CT5－多晶硅接觸孔到有源區(qū)的最小 間 距 CT6－金屬 對 接觸孔的最小覆蓋 CMOS版圖設(shè)計? (2) 以微米為單位的設(shè)計規(guī)則圖 形 層 次 設(shè)計規(guī)則 內(nèi)容 幾何尺寸要求金屬 Mn1－最小 線寬 Mn2－最小 間 距 通孔 Vn1Vn1－最小面 積 Vn2－最小 間 距 Vn3－金屬 對 通孔的最小覆蓋 壓焊塊 PA1－最小面 積 60μm60μmPA2－最小 間 距 90μm CMOS版圖設(shè)計 CMOS版圖設(shè)計? 四輸入與門版圖與版圖設(shè)計規(guī)則所對應(yīng)的相關(guān)尺寸? 版圖設(shè)計完成后，需要進(jìn)行設(shè)計規(guī)則檢查(Design Rule Check，DRC)。2. 襯底相對溝道區(qū)也相當(dāng)于一個 MOS結(jié)構(gòu)，因此也把 SOI MOSFET 的襯底又叫做背柵 , 是五端器件 。90SOI技術(shù)實現(xiàn)三維立體集成 91SOI CMOS反相器結(jié)構(gòu)92 SOI 與體硅 CMOS性能比較。背 柵對 MOSFET性能基本沒有影響， 和體硅MOS器件基本相同 ? 薄膜器件 ? tsixdm。體電位是浮空會引起浮體效應(yīng)。? (1) 以 λ為單位的設(shè)計規(guī)則? 版圖設(shè)計中各種幾何尺寸限制約定為 λ的倍數(shù) ；? 根據(jù)不同的工藝分辨率，給出相容的 λ值 ；? 版圖設(shè)計可以獨(dú)立于工藝和實際尺寸 。42體硅 CMOS中的閂鎖效應(yīng)43閂鎖效應(yīng) :等效電路Q1Q2Q3Q4VoutVout RwRs44防止閂鎖效應(yīng)的措施1. 減小阱區(qū)和襯底的寄生電阻 2. 降低寄生雙極晶體管的增益 3. 使襯底加反向偏壓 4. 加保護(hù)環(huán)5. 用外延襯底6. 采用 SOICMOS技術(shù) 45抑制閂鎖效應(yīng)：n 減小寄生電阻n 降低寄生晶體管增益n 襯底加反向偏壓46保護(hù)環(huán)47外延襯底 CMOS工藝? 基本工藝步驟? n阱 CMOS工藝流程? 硅基 CMOS中的閂鎖效應(yīng)? 先進(jìn)的 CMOS工藝49深亞微米 CMOS結(jié)構(gòu)和工藝50 深亞微米 CMOS工藝的主要改進(jìn)? 淺溝槽隔離? 雙阱工藝? 非均勻溝道摻雜? n+/p+兩種硅柵? 極淺的源漏延伸區(qū)? 硅化物自對準(zhǔn)柵 源 漏結(jié)構(gòu)? 多層銅互連51淺溝槽隔離 常規(guī) CMOS工藝中的 LOCOS隔離的缺點(diǎn)
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