第6章cmos集成電路制造工藝(完整版)
【正文】 間 距 9λ有源區(qū) AA1－最小 寬 度 3λAA2－最小 間 距 3λAA3－ n阱內(nèi) p+有源區(qū)到 n阱 邊 界最小 間 距 5λAA4－ n阱外 n+有源區(qū)與 n阱最小 間 距 5λ CMOS版圖設計? (1) 以 λ為單位的設計規(guī)則圖 形 層 次 設計規(guī)則 內(nèi)容 幾何尺寸要求多晶硅 GT1－最小 寬 度 2λGT2－最小 間 距 2λGT3－伸出有源區(qū)外的最小 長 度 2λGT4－硅 柵 到有源區(qū) 邊 界的最小距離 3λGT5－與有源區(qū)的最小外 間 距 1λ注入框 SN1－最小 寬 度 5λSN2－最小 間 距 2λSN3－ 對 有源區(qū)的最小覆蓋 2λ接觸孔 CT1CT1－最小接觸孔面 積 2λ2λCT2－最小 間 距 2λCT3－有源區(qū)或多晶硅 對 接觸孔的最小覆蓋 CT4－有源區(qū)接觸孔到多晶硅 柵 的最小 間 距 2λCT5－多晶硅接觸孔到有源區(qū)的最小 間 距 2λCT6－金屬 對 接觸孔的最小覆蓋 1λ金屬 M1－最小 線寬 3λM2－最小 間 距 3λ CMOS版圖設計? (2) 以微米為單位的設計規(guī)則? 每個尺寸之間沒有必然的比例關系，各尺寸之間可以獨立選擇 ；? 靈活性大，針對性強 ； 通用性差 。在柵電壓的作用下可以使頂層硅膜全部耗盡 ? 可以通過減薄硅膜抑制短溝道效應 83形成 SOI 硅片的基本工藝 (1)? 注氧隔離技術（ SIMOX） ? 通過高能量、大劑量注氧在硅中形成埋氧化層 . O+的劑 量在 1018cm2左右； 能量 ~200kev ? 埋氧化層把原始硅片分成 2部分，上面的薄層硅用來做器件，下面是硅襯底 84形成 SOI 硅片的基本工藝 (2)? 鍵合減薄技術（ BE） ? 把 2個生長了氧化層的硅片鍵合在一起，兩個氧化層通過鍵合粘在一起成為埋氧化層 ? 其中一個硅片腐蝕拋光減薄成為做器件的薄硅膜，另一個硅片作為支撐的襯底 85形成 SOI 硅片的基本工藝 (3)? 智能剝離技 術 （ smart cut） ? 解決了如何用鍵合技術形成薄膜 SOI材料 ? 可以形成高質(zhì)量的薄硅膜 SOI材料 8687 基于臺面隔離的 SOI CMOS基本工藝流程 8889SOI CMOS的優(yōu)越性 1. 每個器件都被氧化層包圍，完全與周圍的器件隔離，從根本上消除了閂鎖效應； 2. 減小了 pn結電容和互連線寄生電容 3. 不用做阱，簡化工藝，減小面積4. 極大減小了源、漏區(qū) pn結面積，從而減小了 pn結泄漏電流 5. 有利于抑制短溝效應；6. 有很好的抗幅照性能；7. 實現(xiàn)三維立體集成。需專門設計體區(qū)的引出端。問題： 簡單 地減小源、漏區(qū)結 深將使源、漏區(qū)寄生 電 阻增大造成 MOS晶體管性能退化 !解決辦法： 使用 SDE結 構，在溝道兩端形成極淺的源、漏延伸區(qū) 。? 在 n型襯底上形成 p阱，把 NMOS管做在 p阱里；? 或在 p型襯底上形成 n阱，把 PMOS管做在 n阱里。? ① 生長一層 SiO2薄膜 ；? ② 在硅表面均勻涂抹一層光刻膠 (以負膠為例 )；? ③ 蓋上 掩膜版進行光照 ， 使掩膜版上亮的 (Clear)區(qū)域?qū)墓饪棠z被曝光，而掩膜版上暗的 (Dark)區(qū)域?qū)墓饪棠z不能被曝光 。 基本工藝步驟? (3) 光刻和刻蝕? ④ 把未被曝光的膠去掉，顯影后掩膜版上的圖形轉(zhuǎn)移到光刻膠上；? ⑤ 采
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