第6章cmos集成電路制造工藝(存儲版)
【正文】 ? 先進的 CMOS工藝49深亞微米 CMOS結(jié)構(gòu)和工藝50 深亞微米 CMOS工藝的主要改進? 淺溝槽隔離? 雙阱工藝? 非均勻溝道摻雜? n+/p+兩種硅柵? 極淺的源漏延伸區(qū)? 硅化物自對準(zhǔn)柵 源 漏結(jié)構(gòu)? 多層銅互連51淺溝槽隔離 常規(guī) CMOS工藝中的 LOCOS隔離的缺點表面有較大的不平整度 鳥嘴使實際有源區(qū)面積減小 高溫氧化熱應(yīng)力也會對硅片造成損傷和變形淺溝槽隔離的優(yōu)勢占用的面積小，有利于提高集成密度 不會形成鳥嘴 用 CVD淀積絕緣層從而減少了高溫過程 52淺溝槽隔離（ STI）光刻膠氮化硅（ a） （ b）（ c） （ d）53STI抑制窄溝效應(yīng)54外延雙阱工藝 常規(guī)單阱 CMOS工藝，阱區(qū)濃度較高，使阱內(nèi)的器件有較大的襯偏系數(shù)和源、漏區(qū) pn結(jié)電容 采用外延雙阱工藝的好處由于外延 層電 阻率很高，可以分 別 根據(jù) NMOS和PMOS性能 優(yōu) 化要求 選擇 適當(dāng)?shù)?n阱和 p阱 濃 度 做在阱內(nèi)的器件可以減少受到 α粒子 輻 射的影響 外延 襯 底有助于抑制體硅 CMOS中的寄生 閂鎖 效 應(yīng) 55 3 溝道區(qū)的逆向摻雜和環(huán)繞摻雜結(jié)構(gòu)n 溝道摻雜原子數(shù)的隨機漲落引起器件閾值電壓參數(shù)起伏，因此希望溝道表面低摻雜；體內(nèi)需要高摻雜抑制穿通電流n 逆向摻雜技術(shù)利用縱向非均勻襯底摻雜，抑制短溝穿通電流n 環(huán)繞摻雜技術(shù)利用橫向非均勻摻雜，在源漏區(qū)形成局部高摻雜區(qū)56逆向摻雜n 逆向摻雜雜質(zhì)分布n 100個NMOS器件閾值電壓統(tǒng)計結(jié)果n 器件閾值分布的標(biāo)準(zhǔn)差減小57逆向摻雜： Delta溝道技術(shù)n PMOS溝道區(qū) As離子注入n NMOS注硼，硼的氧化增強擴散效應(yīng)影響雜質(zhì)分布n Delta溝道技術(shù)可以獲得較陡峭的縱向低－高摻雜分布58橫向溝道工程： HALO摻雜結(jié)構(gòu)n 橫向高摻雜區(qū)可以抑制源漏 pn結(jié)耗盡區(qū)向溝道內(nèi)的擴展，減小短溝效應(yīng)n Halo結(jié)構(gòu)可以利用大角度注入實現(xiàn)59橫向溝道工程： POCKET摻雜結(jié)構(gòu)60 n＋、 p＋兩種硅柵 在 CMOS電路中希望 NMOS和 PMOS的性能對稱 ，這樣有利于獲得最佳電路性能 使 NMOS和 PMOS性能對稱很重要的一點是使它們的 閾值電壓絕對值基本相同 在同樣條件下，如果 NMOS和 PMOS都選用 n+硅柵，則PMOS的負(fù)閾值電壓絕對值要比 NMOS的閾值電壓大很多 PMOS采用 p＋硅柵減小其閾值電壓的絕對值，從而獲得和 NMOS采用 n＋硅柵對稱的性能 61 SDE結(jié)構(gòu) 減小源漏區(qū) 結(jié) 深有利于抑制短溝效 應(yīng) 。體電位是浮空會引起浮體效應(yīng)。90SOI技術(shù)實現(xiàn)三維立體集成 91SOI CMOS反相器結(jié)構(gòu)92 SOI 與體硅 CMOS性能比較。圖 形 層 次 設(shè)計規(guī)則 內(nèi)容 幾何尺寸要求n阱 NW1－最小 寬 度 NW2－等 電 位 n阱最小 間 距 NW3－不等 電 位 n阱最小 間 距 有源區(qū) AA1－最小 寬 度 AA2－最小 間 距 AA3－ n阱內(nèi) p+有源區(qū)到阱 邊 界最小 間 距 AA4－ n阱外 n+有源區(qū)與阱最小 間 距 AA5－ n阱至阱外 p+區(qū)的最小 間 隔 AA6－ n阱至阱外 n+區(qū)的最小 間 隔 CMOS版圖設(shè)計? (2) 以微米為單位的設(shè)計規(guī)則圖 形 層 次 設(shè)計
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