【正文】 第 6章 CMOS集成電路制造工藝? CMOS工藝? CMOS版圖設(shè)計? SOI工藝80 SOI CMOS基本工藝?SOI結(jié)構(gòu)?SOI工藝?SOI優(yōu)點81SOI CMOS結(jié)構(gòu) 1. 體區(qū)和襯底隔離。252。 基本工藝步驟? (4) 擴(kuò)散和離子注入? 在硅襯底中摻入雜質(zhì)原子，以改變半導(dǎo)體電學(xué)性質(zhì)，形成 pn結(jié)、電阻、歐姆接觸等結(jié)構(gòu)。? (1) 以 λ為單位的設(shè)計規(guī)則? 版圖設(shè)計中各種幾何尺寸限制約定為 λ的倍數(shù) ；? 根據(jù)不同的工藝分辨率，給出相容的 λ值 ；? 版圖設(shè)計可以獨立于工藝和實際尺寸 。2. 襯底相對溝道區(qū)也相當(dāng)于一個 MOS結(jié)構(gòu)，因此也把 SOI MOSFET 的襯底又叫做背柵 , 是五端器件 。 n阱 CMOS工藝流程? ① 準(zhǔn)備硅片材料? p型 100晶向硅片? ② 形成 n阱? 熱氧化，形成掩蔽層? 光刻和刻蝕，開出 n阱區(qū)窗口? 離子注入并高溫退火，形成 n阱 n阱 CMOS工藝流程? ③ 場區(qū)隔離? 局部氧化 (Local Oxidation of Silicon， LOCOS)工藝? 利用有源區(qū)掩膜版進(jìn)行光刻和刻蝕，露出場區(qū)? 場區(qū)注入? 去除光刻膠，場區(qū)熱生長一層厚的氧化層? 去除有源區(qū)上 的 保護(hù)層? 場區(qū)和有源區(qū)的氧化層臺階降低，平整度提高。? ① 生長一層 SiO2薄膜 ；? ② 在硅表面均勻涂抹一層光刻膠 (以負(fù)膠為例 )；? ③ 蓋上 掩膜版進(jìn)行光照 ， 使掩膜版上亮的 (Clear)區(qū)域?qū)?yīng)的光刻膠被曝光，而掩膜版上暗的 (Dark)區(qū)域?qū)?yīng)的光刻膠不能被曝光 。問題： 簡單 地減小源、漏區(qū)結(jié) 深將使源、漏區(qū)寄生 電 阻增大造成 MOS晶體管性能退化 !解決辦法： 使用 SDE結(jié) 構(gòu)，在溝道兩端形成極淺的源、漏延伸區(qū) 。在柵電壓的作用下可以使頂層硅膜全部耗盡 ? 可以通過減薄硅膜抑制短溝道效應(yīng) 83形成 SOI 硅片的基本工藝 (1)? 注氧隔離技術(shù)（ SIMOX） ? 通過高能量、大劑量注氧在硅中形成埋氧化層 . O+的劑 量在 1018cm2左右； 能量 ~200kev ? 埋氧化層把原始硅片分成 2部分，上面的薄層硅用來做器件，下面是硅襯底 84形成 SOI 硅片的基本工藝 (2)? 鍵合減薄技術(shù)（ BE） ? 把 2個生長了氧化層的硅片鍵合在一起，兩個氧化層通過鍵合粘在一起成為埋氧化層 ? 其中一個硅片腐蝕拋光減薄成為做器件的薄硅膜，另一個硅片作為支撐的襯底 85形成 SOI 硅片的基本工藝 (3)? 智能剝離技 術(shù) （ smart cut） ? 解決了如何用鍵合技術(shù)形成薄膜 SOI材料 ? 可以形成高質(zhì)量的薄硅膜 SOI材料 8687 基于臺面隔離的 SOI CMOS基本工藝流程 8889SOI CMOS的優(yōu)越性 1. 每個器件都被氧化層包圍，完全與周圍的器件隔離，從根本上消除了閂鎖效應(yīng)； 2. 減小了 pn結(jié)電容和互連線寄生電容 3. 不用做阱，簡化工藝，減小面積4. 極大減小了源、漏區(qū) pn結(jié)面積，從而減小了 pn結(jié)泄漏電流 5. 有利于抑制短溝效應(yīng)；6. 有很好的抗幅照性能；7. 實現(xiàn)三維立體集成。 源 (或漏 )區(qū)與柵之間形成缺口，無法形成連續(xù)的溝道 。第 6章 CMOS集成電路制造工藝第 6章 CMOS集成電路制造工藝? CMOS工藝