【正文】 0） 1111； 工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認值必須是 1。因此，在 WL 和 BL 之間沒有晶體管意味著存放 1。 0 單元通過在位線和地之間連接一個 MOS 器件來實現。在字線上加一高電平使該器件導通，從而把位線下位至 GND。 4．畫一個 2 2 的 MOS NOR 型 ROM 單元陣列，要求地址 0， 1 中存儲的數據值分別為01 和 01。并簡述工作原理。 Answer: 一個 2 2 的 MOS NOR 型 ROM 單元陣列如下圖： 工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認值必須是 1。因此，在 WL 和 BL 之間沒有晶體管意味著存放 1。 0 單元通過在位線和地之間連接一個 MOS 器件來實現。在字線上加一高電平使該器件導通，從而把位線下位至 GND。 35 5．如圖 3 為 一個 4 4 的 NOR ROM， 假設此電路采用標準的 CMOS 工藝實現 ,確定 PMOS 上拉器件尺寸使最壞的情況下 VOL值不會高于 (電源電壓為 )。這相當于字線擺為 1V。 NMOS 尺寸取 (W/L)=4/2。 圖 3 一個 4 4 的 NOR ROM 答案： PMOS 和 NMOS 在以上的偏置條件下速度達到飽和 ,由此可以確定 對 DDV = ，OLV = 求解，得到 PMOS/ NMOS 的尺寸比為 ,即所求的 PMOS 器件的尺寸( / )pWL =. 6. 確定圖 4 中 ROM 中存放地址 0， 1， 2 和 3 處和數據值。并簡述工作原理。 圖 4 一個 4 4 的 NAND ROM 39。239。2( / ) [ ( ) / 2 ] ( 1 )( / ) [ ( ) / 2 ] [ 1 ( ) ]p n D D T n D S A T p D S A T n n O Ln p D D T p D S A T p D S A T p p O L D DW L k V V V V VW L k V V V V V V??? ? ?? ? ? ? ? ? ? 36 答 案： （ 0） 0100； （ 1） 1001；（ 2） 0101；（ 0） 0000； 工作原理：此電路的一個基本特性是在下拉鏈中的所有晶體管都必須全部導通才能產生一個低電平值。字線必須以負邏輯模式工作。字線默認為高電平 1，被選中行的字線置 0，因此未被選中行的晶體管都導通。如果行線和字線的交叉處不存在任何晶體管，由于串聯鏈上所有其它的晶體管都被選上，所以輸出被下拉，因此該處存儲的值是 0。反之，如果交叉處存在一晶體管，當相關的字線被置于低電平時這個晶體管不導通，這會導致輸出高電平，相當于讀取 1。 7．畫一個 2 2 的 MOS NAND 型 ROM 單元陣列，要求地址 0， 1 中存儲的數據值分別為10 和 10。并簡述工作原理。 答案： 一個 2 2 的 NAND ROM 工作原理：此電路的一個基本特性是在下拉鏈中的所有晶體管都必須全部導通才能產生一個低電平值。字線必須以負邏輯模式工作。字線默認為高電平 1，被選中行的字線置 0，因此未被選中行的晶體管都導通。如果行線和字線的交叉處不存在任何晶體管，由于串聯鏈上所有其它的晶體管都被選上，所以輸出被下拉，因此該處存儲的值是 0。反之，如果交叉處存在一晶體管，當相關的字線被置于低電平時這個晶體管不 導通，這會導致輸出高電平，相當于讀取 1。 8. 預充電雖然在 NOR ROM 中工作得很好，但它應用到 NAND ROM 時卻會出現某些嚴重的問題。請解釋這是為什么？ 答案： 電荷分享是預充電 NAND ROM 中要考慮的主要問題。可以在 NAND ROM 中實現，但設計者必須極為小心。 9. sram， flash memory，及 dram 的區(qū)別？ 答案： sram：靜態(tài)隨機存儲器，存取速度快，但容量小，掉電后數據會丟失，制造成本較高，通常用來作為快取 (CACHE) 記憶體使用 . flash：閃存，存取速度慢，容量大， 掉電后數據不會丟失 . 37 dram：動態(tài)隨機存儲器，必須不斷的重新的加強 (REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現每一個記憶單位處于何種狀態(tài)。價格比 sram便宜，但訪問速度較慢，耗電量較大，常用作計算機的內存使用。 10. 給出 單 管 DRAM 的原理圖 。并按圖中已給出的波形畫出 X 波形和 BL 波形，并大致標出電壓值。 答案： 單管 DRAM 原理圖和波形圖如圖５。 圖５ 單 管 DRAM 的原理圖 和波形圖 11． 試 問 單管 DRAM 單元的讀出是不是破壞性的？怎樣補充這一不 足？ （選作） 有什么辦法提高 refresh time？ 答案： 單管 DRAM 單元的讀出是破壞性的，存放在單元中的電荷數量在讀操作期間會被修改，因此為了使一次讀操作后再恢復它原來的值，單管 DRAM 中讀和刷新操作必然互助交織在一起。 提高 refresh time 的方法有： 降低溫度，增大電容存儲容量 。 12. 給出 三 管 DRAM 的原理圖 。并按圖中已給出的波形畫出 X 和 BL1 波形，并大致標出電壓值。（選作） 試 問有什么辦法提高 refresh time？ 38 答案： 三管 DRAM 原理圖和波形圖如圖５。 圖 6 三 管 DRAM 的原理圖 和波形圖 提高 refresh time 的方法有： 降低溫度，增大電容存儲容量 。 13．對 1T DRAM，假設位線電容為 1pF，位線預充電電壓為 。在存儲數據為 1 和 0時單元電容 Cs（ 50fF）上的電壓分別等于 和 0V。這相當于電荷傳遞速率為 %。求讀操作期間位線上的電壓擺幅。 答案： 50( 0 ) 1 . 2 5 6 05 0 1fFV m VfF p F? ? ? ? ? ?? 50( 0 ) ( 1 . 9 1 . 2 5 ) 3 15 0 1fFV m VfF p F? ? ? ? ? ?? 14. 給出一管單元 DRAM 的原理圖，并給出版圖。 答案： 39 15．以下兩圖屬于同類型存儲器單元。試回答以下問題： （ 1）：它們兩個都是哪一種類型存儲器單元？分別是什么類型的？ （ 2）：這兩種存儲單元有什么區(qū)別？分別簡述工作原理。 答案： （ 1）同屬于現場可編程 ROM（ PROM），（ a）為熔絲型 PROM 存儲單元；（ b）為 PN結擊穿 PROM 存儲單元。 （ 2） PROM 允許用戶根據需要進行一次編程，但信息一但也入，就不可再改寫。 (a)熔絲型PROM 存儲單元是由晶體管的發(fā)射極連接一段鎳鉻熔絲組成。在正常的工作電流下，熔絲不會被燒斷。當選中某一單元時，若此單元的熔 絲未被燒斷，則晶體管導通，回路有電流，表示該單元存儲信息“ 1” ,而若此單元的熔絲已被燒斷，就構不成回路故無電流流過，表示該單元存儲信息“ 0” . (b) PN 結擊穿 PROM 存儲單元是一雙背靠背連接的二極管跨接在對應的字線和位線的交叉處，因此在正常的情況下不導通，芯片中沒有寫入數據，一般認為編程前全部單元都是“ 0”。當用戶編程時，通電將要寫入“ 1”的單元中那只反接的二極管擊穿，于是這一單元可以有電流流過，這表示寫入了“ 1” . 16． 畫 出六管單元的 SRAM 晶體管級原理圖。并簡述其原理。 答案： 六管單元的 SRAM 晶體管級原理圖如下： 40 讀過程：假設 Q 點已存儲數據“ 0”， QB 點存儲“ 1”。這樣， M1 導通， M2 截止。在讀操作前，位線 BL 和 BL 已被預充到 VDD 或 VDD－ VTH。字線（ WL）上升到 VDD，這將使存取晶體管 M3， M4 導通。電流開始經過 M3 和 M1 流向地。因而產生的單元電流緩慢地給負載電容放電。同時， BL 的電壓保持高電平，因 M2 與地之間沒有通路。 BL 和 BL之間的電壓差提供給一上靈敏放大器，從 而產生一個有效的電平輸出。讀周期完成時，字線（ WL）返回 0 狀態(tài)，位線 BL 和 BL 預充回高電平。讀“ 1”過程與此類似。 寫過程：寫操作是通過把 BL 或 BL 兩條位線中的一條線強制為低電平，另一條保持在 VDD左右而實現的。寫“ 1”時 BL 應為低電平，寫“ 0”時 BL 應為低電平。這是通過寫電路實現的，也就是說 BL 強制為高電平時 寫“ 0”， BL 強制為高電平時寫“ 1”。在寫“ 1”時，M1 截止且由于 M5 和 M3 的上拉作用使其漏極電壓上升到 VDD。同時， M2 導通并幫助 M4把 BL 拉到希望的低電壓值。當這個寫操作結束時， WL 返回到其備用狀態(tài)的低電平。寫“ 0”的過程與此類似。 第 12 章 模擬集成電路基礎 1. 如圖 所示的電路，畫出跨導對 VDS的函數曲線。 41 圖 解：當從無窮大減小到零是的變化。 （ 1）當 VDS VV THb?? 就處于飽和狀態(tài)，則 ID =21 ?n Cox LW ? ?2VV THGS ?恒定 所以 gm= VIGSD?? =?n Cox LW ? ?VV THGS? = LW 2 IC Doxn? 因此， gm相對于 VDS 保持恒定 . （ 2）當 VDS VV THb?? 時，晶體管處于三極管區(qū)，此時 gm ＝ ?VGS?? 21 ?n Cox LW ?2 ? ?VV THGS? VDS － 2VDS ?? ＝ ?n Cox LW VDS 由上式可以看出， gm相對于 VDS 成正向線性關系。 gm隨 VDS 變化如圖 。 gm VV THb? VDS 圖 因此，在放大應用時，我們通常使 MOSFET工作于飽和區(qū)。 42 ，假設 VTH0 ＝ ,? = 21 ,而 ?F2=。如果 VX 從－ ? 到 0變化，畫出漏電流的 曲線。 + 2VIdM1Vx 解：如果 VX 足夠負，由式子 ?????? ???? ??? FSBFTHTH VVV 220 知，其中 VSB ＝－ Vx ， M1的閾值電壓將超過 , 導致器件關斷。假設剛好關斷時 Vx 的值為 Vx1 ，此時 =+? ?1 ??V X 解之得， Vx1 ＝－ 。 由下式 ID =21 ?n Cox LW ? ?2VV THGS ? =21 ?n Cox LW20 22 ?????? ?????? ???? ??? FXFTHGS VVV 可知，當 01 ??VV XX 時， ID 上升。圖 表示了 ID 隨 Vx 變化的特性。 ID 43 Vx1 0 Vx 圖 3． 保持所有其他參數不變，對于 L=L1 和 L=2L1，畫出 MOSFET 的 ID 隨 VDS 變化的特性曲線。 解：由式子 ID =21 ?n Cox LW ? ?2VV THGS ? ? ?VDS??1 知 因為 L1?? ，所以 21 LLVI DSD ??? ? ?,當長度增加一倍，所以 VI DSD ??的斜率將變?yōu)樵瓉淼?41 。 ID 隨 VDS 變化的特性曲線如圖 所示。 ID VDS 圖 有結果可以得到，若柵－源過驅動電壓給定， L 越大，電流源越理想，但器件的電路能力減小。因此，也許需要按比例增大 W。 4． 什么叫做亞閾值導電效應？并簡單畫出 logID VGS 特性曲線。 解 ： logID 平方律 指數關系 VTH VGS 圖 在分析 MOSFET 時，我們一直假設：當 VGS 下降到低于 VTH 時器件會突然關斷。實際 44 上， VGS ? VTH 時，一個“弱”的反型層仍然存在，并有一些漏源電流。甚至VGS VTH ,ID 也并非是無限小，而是與 VGS 呈現指數關系。這種效應稱作“亞閾值導電”。 當 VDS 大于 200mv 左右時，這一效應可用公式為 ID ＝ VVITGS?exp0 ,式中， ? 1,是一個非理想因子， 我們也稱器件工作在弱反型區(qū)。其特性曲線如圖 所示 . 5．畫出圖 中 M1的 gm和 gmb隨偏置電流 I1 的變化草圖。