【正文】 集成電路 課程設(shè)計論文 劉旭波 36 5. 參考文獻(xiàn) [1] 陳先朝 .集成電路課程設(shè)計指導(dǎo)書 [M].廣州：廣東工業(yè)大學(xué)， 2021. [2] 廖裕評，陸瑞強(qiáng) . Tanner Pro 集成電路設(shè)計與布局實戰(zhàn)指導(dǎo) [M].北京：科學(xué)出版社， 2021. [3] [美 ]畢查德 .拉扎維 . 模擬 CMOS 集成電路設(shè)計 [M].西安：西安交通大學(xué)出版社，2021. [4] 數(shù)字集成電路分析與設(shè)計 [M].廣州：廣東工業(yè)大學(xué)大學(xué)， 2021. 集成電路 課程設(shè)計論文 劉旭波 37 附錄 A： 74HC138 電路總原理圖 集成電路 課程設(shè)計論文 劉旭波 38 附錄 B： 74HC138 芯片版圖 (未加焊盤 ) 。 實際運(yùn)用中遇到可許多問題，尤其是版圖的檢查 DRC 及 LVS，經(jīng)過反復(fù)對原理圖及版圖的對比和修改，才最終解決了 LVS 對不不通過的問題。第一周的參數(shù)計算使我對書本上許多公式的運(yùn)用更加靈活，對器件的延遲，功耗等影響因素及怎樣平衡這兩者對器件的影響更加了解。如下面列出了（ .log）的內(nèi)容：圖 342所示 為輸出完成信息文件，即完成 GDSII文件輸出程序。 所設(shè)計的版圖通過 DRC和 LVS的檢查，及 ERC檢查 (本次設(shè)計不做 )，然后轉(zhuǎn)換成制造掩膜用的碼流數(shù)據(jù)，用 GDSII格式。 LVS檢查的結(jié)果見圖 339所示 。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。 集成電路 課程設(shè)計論文 劉旭波 33 圖 339 總圖的 DRC檢查 由 DRC檢查結(jié)果可以看出，總圖能夠通過 DRC檢查。在全部通過后，將單元組合成電路，最終做一次全版圖的 DRC，以確保全版圖正確。做 DRC 檢查時應(yīng)該分成小塊（單元）檢查。 圖 337 pad 元件版圖 總版圖 執(zhí)行 cell→ instance→（選擇需要調(diào)用的單元圖）在一個新的 cell內(nèi)組合成整體電路圖。輸出級的版圖及其集成電路 課程設(shè)計論文 劉旭波 31 DRC檢測分別 如圖 335和圖 336所示 。 集成電路 課程設(shè)計論文 劉旭波 30 圖 333 四輸入與非門版圖 圖 334 四輸入與非門版圖 DRC 輸出級的設(shè)計 從計算中可以看出，輸出級的管的寬長比相比其它級來說是最大的，因此這里必須采用梳狀結(jié)構(gòu)。 圖 331 三輸入與非門版圖 圖 332 三輸入與非門版圖 DRC 四輸入與非門的設(shè)計 四輸入與非門與三輸入與非門一樣，也采用梳狀結(jié)構(gòu)。 集成電路 課程設(shè)計論文 劉旭波 28 圖 327 輸入緩沖門 圖 328 輸入緩沖門 DRC 圖 329 輸出緩沖門 圖 330 輸出緩沖門版圖 DRC 三輸入與非門的設(shè)計 集成電路 課程設(shè)計論文 劉旭波 29 三輸入與非門涉及到的管比較多，區(qū)別于梳狀結(jié)構(gòu) ，這里采用了多條多晶硅柵，而又考慮到盡量只用第一層金屬線來布線（這樣在總圖連接引線會更加方便，更加容易），這里引出了多晶硅柵分別接輸入端口。 圖 325 內(nèi)部反相器版圖 圖 326 內(nèi)部反相器版圖 DRC 輸入和輸出緩沖門的設(shè)計 對于緩沖門，由于其管的寬長比比較大， 這里采用了梳狀結(jié)構(gòu)，從而減少了其管的面積，有效的利用的設(shè)計空間，其設(shè)計原理與內(nèi)部反相器類似。 集成電路 課程設(shè)計論文 劉旭波 27 圖 323 輸入級版圖 圖 324 輸入級版圖 DRC 內(nèi)部反相器的設(shè)計 內(nèi)部反相器的寬長比比較小，考慮到這個原因，采用了將源、漏極的區(qū)域擴(kuò)大的方法，以保證能夠符合設(shè)計規(guī)則。 輸入級的設(shè)計 輸入級的設(shè)計如圖 323所示，這里根據(jù)電路圖，由于提拉管的寬長比只有 1，所以這里的多晶硅柵的 寬度采用 6λ，其余的多晶硅柵采用 2λ的設(shè)計方法。 本次的版圖設(shè)計采用的是層次化、全手工設(shè)計版圖。這里的功耗分析采用的是靜態(tài)功耗，所以這里沒有加入脈沖源，只有直流電源。 功耗分析 對電壓源 VI1和 VI2進(jìn)行直流掃描分析： “ .dc lin source VI1 0 5 sweep lin source VI2 0 5 ”，輸出“ .print dc p( VI1) p(VI2)”。對應(yīng)的瞬態(tài)分析的結(jié)果見圖 319。 瞬態(tài)分析 從波形中得到 frpHLpLH tttt 和、 ，然后進(jìn)行相關(guān)計算。 圖 314 直流分析電路圖 集成電路 課程設(shè)計論文 劉旭波 21 圖 315 直流分析 SPICE設(shè)置 集成電路 課程設(shè)計論文 劉旭波 22 圖 316 直流分析輸入輸出電壓關(guān)系 分析：從電壓關(guān)系可以看出，轉(zhuǎn)變電平大約在 ，符合設(shè)計的要求。 Vs的值應(yīng)為約 。同時為了遵循版圖規(guī)則，基本反相器的尺寸由原來的??22??????? NLW改為 166 ???????? ??NLW。 圖 313 電路模擬用 S1支路電路 集成電路 課程設(shè)計論文 劉旭波 20 把此電路圖轉(zhuǎn)化為 SPICE文件，加入電路特性分析指令和控制語句，即可進(jìn)行電路模擬。 電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的 S1支路電路圖。39。 39。39。 39。 集成電路 課程設(shè)計論文 劉旭波 18 圖 312 延遲時間，上升與下降時間 匯總列出每一集器件延遲時間，最后得出總的延遲時間。 . 延遲估算 算出每一級等效反相器延遲時間，總的延遲時間為各級（共 7級）延遲時間的總和。 X前、 X后表示 S1支路電路中 X點(diǎn)之前或 X點(diǎn)之后的所有器件。 TP 是上述 S1支路各級 器件功耗的總和（共有 7級），即：m a x2 fVCP ddL總T ??? 其中： ? ? LXsXgXPNLXsXgXPNL CCCCCCCCC ? ? ?? ? ? ???????? 后后后前前前總 ＝ ,1,4 PNC 為本級漏極 PN結(jié)電容，按 ①相關(guān)公式計算： 22 ,X,X7 5 6 3 6 0 2 6 4 1 3 25 1 6 1 1 8 8 1 8 4 4 0 8jN jP jsw N jsw PPNjN jP jsw N jsw PPNC C C C CC C C C C? ? ? ?? ? ? ?? ? ? ?? ? ? ??? 前后 集成電路 課程設(shè)計論文 劉旭波 17 gC 為與本級漏極相連的下一級柵電容，按 ②的 gC 計算（這里忽略輸入提拉管的電容做近似計算）： ? ?? ?2,X2,X98 8 2 8 8 30 6 8 2 33610 36 44 154 2 488o x o xgo x o xgC C CC C C? ? ? ? ? ? ? ? ? ?? ? ? ? ? ?? ? ? ? ? ? ? ? ? ?? ? ? ? ? ??? 前前sC 為本級漏連接到下一級柵連線雜散電容，其值較小，可忽略不計。 . 功耗估算 CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。在 X點(diǎn)之前的電路，由于， S1均為輸入級，雖然 A0， A1， A2比 S少一個反相器，作為工程估算，可以認(rèn)為七個輸入級是相同的，于是，估算功耗時對 X點(diǎn)這前的部分只要計算 S1這一個支路，最后將結(jié)果乘以 七 倍就可以了。 集成電路 課程設(shè)計論文 劉旭波 16 圖 311 估算延時、功耗 Cs支路電路 . 模型簡化 由于在實際工作中，八個四輸入與非門中只有一個可被選通并工作，而另七個不工作，所以估算功耗時只估算上圖所示的支路即可。 集成電路 課程設(shè)計論文 劉旭波 15 圖 310 保護(hù)電路 至此，完成了全部器件的參數(shù)計算，匯總列出各級 N 管和 P 管的尺寸如下： ① 輸入級 98 492NWL ?????????? 8 42PWL ?????????? 166, ???????? ??提拉管PLW ② 內(nèi)部基本反相器 122 ???????? ??NLW 8 42PWL ?????????? ③ 輸入緩沖級 428 ???????? ??NLW 30 152PWL ?????????? ④ 內(nèi)部三與非門 326 ???????? ??NLW 8 42PWL ?????????? ⑤ 內(nèi)部四與非 門 428 ???????? ??NLW 8 =42PWL ????????? ⑥ 緩沖輸出級 10 52NWL ?????????? 36 182PWL ?????????? ⑦ 輸出級 44 222NWL ?????????? 154 772PWL ???? ??????