【正文】 z)。 //調(diào)用仿電臺(tái)報(bào)時(shí) Bell U3(ALARM_Clock,Set_Hr,Set_Min,Hour,Minute,Second,(Modeamp。amp。AdjHrkey),(Modeamp。amp。AdjMinkey), AMORPM,AMORPMCLOCK,_1024HzIN,_512Hz,_1Hz,CtrlBell)。 //調(diào)用鬧鐘模塊 Complete_auto U4(ALARM_Complete_auto,Hour,Minute,Second,_512Hz)。 //調(diào)用自動(dòng)整點(diǎn)報(bào)時(shí)模塊 //Complete_Byhand U5(_1Hz,ALARM_Ctrl_Byhand,Minute_Byhand,_nCR)。 //Complete_Byhand U5 (Hour,Second,_512Hz,ALARM_Ctrl_Byhand,ALARM_Complete_Byhand)。 //Complete_Byhand U5 (Hour,_512Hz,ALARM_Ctrl_Byhand,ALARM_Complete_Byhand)。 assign ALARM=(ALARM_Radio||ALARM_Clock||ALARM_Complete_auto)。 //最終蜂鳴器輸出 _2to1MUX MU0(LED_Hr,Mode,Set_Hr,Hour)。 _2to1MUX MU1(LED_Min,Mode,Set_Min,Minute)。 _2to1MUX MU2(LED_Sec,Mode,839。h00,Second)。//選擇顯示主時(shí)鐘還是設(shè)定的鬧鐘 時(shí)間 Endmodule 模塊符號(hào)圖： 引腳分配 輸入或輸出變量 分配的引腳號(hào) 對(duì)應(yīng)外設(shè) Hour7 59 數(shù)碼管 6 Hour6 58 Hour5 54 Hour4 53 Hour3 52 數(shù)碼管 5 Hour2 51 Hour1 50 Hour0 49 Minute7 48 數(shù)碼管 4 Minute6 47 Minute5 39 Minute4 38 Minute3 37 數(shù)碼管 3 Minute2 36 Minute1 35 數(shù)碼管 3 Minute0 30 Second7 29 數(shù)碼管 2 Second6 28 Second5 27 Second4 25 Second3 24 數(shù)碼管 1 Second2 23 Second1 22 Second0 21 Ctrlbell 19 K8 Mode 18 K7 nCR 17 K6 Alarm_Ctrl_Byhand 11 K4 _12OR24 10 K3 AdjHr 9 K2 AdjMin 8 K1 ALARM 83 蜂鳴器 SPK AMORPM 80 LED7 AMORPMCLOCK 81 LED8 _1024Hz 6 時(shí)鐘 CLK0 【 汽車尾燈 】 汽車尾燈實(shí)際上是一個(gè)簡單的狀態(tài)機(jī)， 利用狀態(tài)機(jī)的方法 設(shè)計(jì)如下： Ⅰ， Verilog 代碼： // 汽車尾燈模塊 module car_light(CP,brake,right,left,back,l1,l2,l3,l4,l5,l6,sta)。 input CP,brake,right,left,back。 output l1,l2,l3,l4,l5,l6。 output [3:0]sta。 reg l1,l2,l3,l4,l5,l6。 reg [3:0] sta,c。 reg ba。 always@(posedge CP) begin if (brake) begin if (right) //右轉(zhuǎn)彎剎車 begin l1=1。 l2=1。 l3=1。 if(c==439。h0) begin l4=1。 l5=0。 l6=0。 c=c+439。h1。 end if(c==439。h1) begin l4=0。 l5=1。 l6=0。 c=c+439。h1。 end if(c=439。h2) begin l4=0。 l5=0。 l6=1。 c=439。h0。 end sta=439。h5。 end else if (left) //左轉(zhuǎn)彎剎車 begin l4=1。 l5=1。 l6=1。 if(c==439。h0) begin l1=0。 l2=0。 l3=1。 c=c+439。h1。 end if(c==439。h1) begin l1=0。 l2=1。 l3=0。 c=c+439。h1。 end if(c=439。h2) begin l1=1。 l2=0。 l3=0。 c=439。h0。 end sta=439。h6。 end else //剎車 begin l1=1。 l2=1。 l3=1。 l4=1。 l5=1。 l6=1。 sta=439。h2。 end end else begin if (right) //右轉(zhuǎn)彎 begin l1=0。 l2=0。 l3=0。 if(c==439。h0) begin l4=1。 l5=0。 l6=0。 c=c+439。h1。 end if(c==439。h1) begin l4=0。 l5=1。 l6=0。 c=c+439。h1。 end if(c=439。h2) begin l4=0。 l5=0。 l6=1。 c=439。h0。 end sta=439。h3。 end else if (left) //左轉(zhuǎn)彎 begin l4=0。 l5=0。 l6=0。 if(c==439。h0) begin l1=0。 l2=0。 l3=1。 c=c+439。h1。 end if(c==439。h1) begin l1=0。 l2=1。 l3=0。 c=c+439。h1。 end if(c=439。h2) begin l1=1。 l2=0。 l3=0。 c=439。h0。 end sta=439。h4。 end else if (back) //倒車 begin ba=~ba。 sta=439。h7。 if (ba) begin l1=1。 l2=1。 l3=1。 l4=1。 l5=1。 l6=1。 end else begin l1=0。 l2=0。 l3=0。 l4=0。 l5=0。 l6=0。 end end else begin //正常 sta=439。h1。 l1=0。 l2=0。 l3=0。 l4=0。 l5=0。 l6=0。 end end end endmodule Ⅱ，仿真結(jié)果： 圖 19 汽車尾燈仿真 截圖 由以上的仿真截圖可以清楚地看出，①為 右轉(zhuǎn)彎剎車 ， ②為 左轉(zhuǎn)彎剎車 ， ③為剎車 ， ④為 右轉(zhuǎn)彎 ， ⑤為 左轉(zhuǎn)彎 ， ⑥ 倒車 。在各種情況下，仿真結(jié)果與實(shí)驗(yàn)結(jié)果均相符，說明模塊是成功的。 Ⅲ，模塊符號(hào)圖： Ⅳ， 引腳分配 輸入或輸出變量 分配的引腳號(hào) 對(duì)應(yīng)外設(shè) sta3 24 數(shù)碼管 1 sta2 23 sta1 22 sta0 21 right 16 K5 left 17 K6 brake 18 K7 back 19 K8 l1 81 LED8 l2 80 LED7 l3 79 LED6 l4 72 LED3 l5 71 LED2 l6 70 LED1 【實(shí)驗(yàn)總結(jié)與心得】 通過本次試驗(yàn)讓我了解和掌握了 VerilogHDL 硬件語言，并且實(shí)地操作應(yīng)用在 FPGA 上，讓我獲益匪淺。在實(shí)際操作編程的過程中，我發(fā)現(xiàn)很多東西都得學(xué)會(huì)轉(zhuǎn)換，不能死搬硬套的去使用任何一門語言或知識(shí)，而且實(shí)際操作應(yīng)用與簡單的學(xué)習(xí)是有很大的去別的，不能想怎么做就怎么做，因?yàn)槲液芏嗟某?序代碼是先寫在紙上后敲到電腦上的，在紙上時(shí)，我以為很正確的程序往往都是有錯(cuò)誤的，常常連編譯都過不去。因此，在以后的學(xué)習(xí)中我要養(yǎng)成實(shí)踐與學(xué)習(xí)相結(jié)合的態(tài)度來對(duì)待任何一門學(xué)科，要多多實(shí)踐，而不是想當(dāng)然的以為是就是。