【正文】 tL}=839。h01。//非法 計(jì)數(shù) 情況均置數(shù)為 839。h01 else if((CntH==0)amp。amp。(CntL==9)) {CntH,CntL}=839。h10。//到 9 時(shí)變?yōu)?10 else if((CntH==1)amp。amp。CntL2) //11 與 12 的計(jì)數(shù) begin CntH=CntH。 CntL=CntL+139。b1。 end else begin CntH=CntH。 //其它情況低位加 1 計(jì)數(shù) CntL=CntL+139。b1。 end end endmodule Ⅱ，仿真結(jié)果： 圖 8 12 進(jìn)制計(jì)數(shù)器仿真截圖 由仿真截圖可以看出在 CP 的上升沿來(lái)臨時(shí)輸出 Q 的值加 1，計(jì)數(shù)到 12 時(shí)為 01，繼續(xù)計(jì)數(shù)，完成了 12 進(jìn)制計(jì)數(shù)器的功能。仿真結(jié)果與實(shí)驗(yàn)的預(yù)期結(jié)果吻合， 說(shuō)明此模塊是成功的。 Ⅲ，模塊符號(hào)圖： ⑥ 24 進(jìn)制 計(jì)數(shù)器的設(shè)計(jì)及仿真 Ⅰ， Verilog 代碼： // 24 進(jìn)制計(jì)數(shù)器 module counter24(CntH,CntL,nCR,EN,CP)。 input CP,nCR,EN。 //時(shí)鐘 CP、清零 nCR、使能 EN output[3:0] CntH,CntL。 //高 4 位和低 4 為輸出 reg[3:0] CntH,CntL。 always@(posedge CP or negedge nCR) begin if(~nCR) {CntH,CntL}=839。h00。//異步清零 else if(~EN) {CntH,CntL}={CntH,CntL}。 else if((CntH2)||(CntL9)||((CntH==2)amp。amp。(CntL=3))) {CntH,CntL}=839。h00。 //非法計(jì)數(shù)情況均置數(shù)為 00 else if((CntH==2)amp。amp。CntL3) //20， 21， 22， 23 的計(jì)數(shù) begin CntH=CntH。 CntL=CntL+139。b1。 end else if(CntL==9)//低位為 9 時(shí)，高位加 1，低位置 439。b0000 begin CntH=CntH+139。b1。 CntL=439。b0000。 end else begin CntH=CntH。 //其它情況低位正常計(jì)數(shù) CntL=CntL+139。b1。 end end endmodule Ⅱ，仿真結(jié)果： 圖 9 24 進(jìn)制計(jì)數(shù)器仿真截圖 由仿真截圖可以看出在 CP 的上升沿來(lái)臨時(shí)輸出 Q 的值加 1，計(jì)數(shù)到 23 時(shí)為 00，繼續(xù)計(jì)數(shù)，完成了 24 進(jìn)制計(jì)數(shù)器的功能。仿真結(jié)果與實(shí)驗(yàn)的預(yù)期結(jié)果吻合， 說(shuō)明此模塊是成功的。 Ⅲ，模塊符號(hào)圖： ⑦ 分頻模塊的設(shè)計(jì)與仿真 Ⅰ， Verilog 代碼： // 分頻模塊產(chǎn)成 1Hz 與 512Hz 的脈沖 module Divided_Frequency (_1HzOut,_512HzOut,nCR,_1024HzIN)。 input _1024HzIN,nCR。 output _1HzOut,_512HzOut。 //輸出 1Hz 與 512Hz supply1 Vdd。 wire[11:0] Q。 wire EN1,EN2。 counter10 DU0(Q[3:0],nCR,Vdd,_1024HzIN)。 counter10 DU1(Q[7:4],nCR,EN1,_1024HzIN)。 counter10 DU2(Q[11:8],nCR,EN2,_1024HzIN)。//3 次調(diào)用 10 進(jìn)制 assign EN1=(Q[3:0]==439。h9)。 assign EN2=(Q[7:4]==439。h9)amp。amp。(Q[3:0]==439。h9)。 assign _1HzOut=Q[11]。//最高位為 assign _512HzOut=Q[0]。//最低位為 512Hz endmodule Ⅱ，仿真結(jié)果： 圖 10 分頻模塊 1Hz 輸出（最下的）仿真截圖 圖 11 分頻模塊 512Hz 輸出（倒數(shù)第二的）仿真截圖 由上圖可以看出 512Hz 的輸出脈沖符合要求，周期是 1024Hz 的兩倍， 1Hz 的脈沖輸出由于是 1024Hz 的 1000 倍 ，在仿真圖上無(wú)法準(zhǔn)確驗(yàn)證，只能猜想大概是對(duì)的，者還需將程序下載到開(kāi)發(fā)板上來(lái)驗(yàn)證， 而且由于我在開(kāi)始的設(shè)計(jì)師想調(diào)用更多的模塊，所以 1Hz 脈沖的產(chǎn)生有些誤差。 其它的從仿真來(lái)看與設(shè)計(jì)相吻合。 Ⅲ，模塊符號(hào)圖： ⑧ 2選 1選擇器的設(shè)計(jì)與仿真 Ⅰ， Verilog 代碼： // 2 選 1 選擇器 module _2to1MUX (OUT,SEL,X,Y)。 input[7:0] X,Y。 //兩輸入變量 input SEL。 output[7:0] OUT。 assign OUT=SEL?X:Y。 endmodule Ⅱ，仿真結(jié)果： 圖 12 2 選 1 選擇器 仿真截圖 由上圖可以清晰地看出，當(dāng) SEL 為高電平時(shí)輸出 OUT 為 X 的值，當(dāng) SEL 為低電平時(shí)輸出 OUT 為 Y 的值，仿真結(jié)果與設(shè)計(jì)預(yù)期結(jié)果相吻合 ，說(shuō)明此模塊的設(shè)計(jì)是成功的。 Ⅲ，模塊符號(hào)圖： ⑨ 4比特比較器的設(shè)計(jì)與仿真 Ⅰ， Verilog 代碼： // 4 比特比較器 module _4bitparator (EQU,AMORPM,AMORPMCLOCK,A,B)。 input[3:0]A,B。 input AMORPM,AMORPMCLOCK。//顯示的上下午與鬧鐘設(shè)置的上下午 output EQU。 assign EQU=((A==B)amp。amp。(AMORPM==AMORPMCLOCK))。 endmodule Ⅱ，仿真結(jié)果： 圖 13 4 比特比較器 仿真截圖 有上面的仿真圖可以看出 當(dāng) A=B 且 AMORPM=AMORPMCLOCK 是，輸出EQU 會(huì)有一個(gè)高電平輸出，當(dāng)兩者有一個(gè)不滿足條件時(shí) ， EQU 為低電平時(shí)。此模塊用于下面的鬧鐘模塊，當(dāng)設(shè)置的時(shí)間與當(dāng)前時(shí)間相等時(shí) ， EQU 會(huì)有一個(gè)高電平輸出。仿真結(jié)果與設(shè)計(jì)相吻合，說(shuō)明此模塊是成功的。 Ⅲ，模塊符號(hào)圖： ⑩ 仿 電臺(tái)報(bào)時(shí)模塊的設(shè)計(jì)與仿真 Ⅰ， Verilog 代碼： // 仿電臺(tái)報(bào)時(shí) module Radio (ALARM_Radio,Minute,Second,_1024HzIN,_512Hz)。 input _1024HzIN,_512Hz。 input[7:0] Minute,Second。 output ALARM_Radio。 reg ALARM_Radio。 always@(Minute or Second) if(Minute==839。h59) case(Second) 839。h51, 839。h53, 839。h55, 839。h57: ALARM_Radio=