【正文】 列產(chǎn)生器的時序仿真波形如圖 916所示 。 圖 916 m序列產(chǎn)生器的時序仿真波形 并行輸入與狀態(tài)控制模塊 1. 建模 ? 根據(jù)圖 98的框圖功能 ， 在同步搜索期間 ， 并行輸入與狀態(tài)控制將接收并行序列和本地并行序列信號并行地輸出給狀態(tài)比較器 ， 若對應(yīng)的比較位都相同 ， 則狀態(tài)比較器輸出 “ 1” ， 否則輸出 “ 0” 。 ? 完成這一功能的并行輸入與狀態(tài)控制器的建模符號如圖 917所示 。 其建模思想是： 當(dāng) EN=“0”時 ， 該模塊照原樣將兩組并行輸入信號送到輸出端 ， 即 A0→A 00、 A1→A 1 A2→A 2 A3→A 3B0→B 00、 B1→B 1 B2→B 2 B3→B 33； 當(dāng) EN=“1”時 ，將所有輸出信號置 “ 0” 。 這時 ， 圖 98中的 狀態(tài)比較器的所有輸入信號都電位相同并輸出高電平 ， 以表示系統(tǒng)已同步 ， 進入同步保護狀態(tài) 。 圖 917 并行輸入與狀態(tài)控制器的 VHDL建模符號 文件名： en8 library ieee。 use 。 entity en8 is port( EN:IN std_logic。 A0,A1,A2,A3:in std_logic。 B0,B1,B2,B3:IN STD_LOGIC。 A00,A11,A22,A33: out std_logic。 B00,B11,B22,B33:OUT STD_LOGIC)。 END en8。 ARCHITECTURE BH OF EN8 IS BEGIN PROCESS begin IF (EN=39。039。) THEN A00=A0。 A11=A1。 A22=A2。 A33=A3。 B00=B0。 B11=B1。 B22=B2。 B33=B3。 END IF。 IF(en=39。139。) THEN A00=39。039。 A11=39。039。 A22=39。039。 A33=39。039。 B00=39。039。 B11=39。039。 B22=39。039。 B33=39。039。 END IF。 END PROCESS。 END BH。 ? 并行輸入與狀態(tài)控制模塊的時序仿真波形如圖 918所示 。 圖中顯示了 EN=“1”和EN=“0” ? 兩種控制電平下的輸出狀態(tài) ， 即當(dāng)EN=“0”時 ， 送輸入信號給輸出端；當(dāng)EN=“1”時 ， 輸出端置 “ 0” 。 圖 918 并行輸入與狀態(tài)控制模塊的時序仿真波形 誤碼統(tǒng)計與門限檢測模塊 ? 圖 98中的誤碼統(tǒng)計與門限檢測模塊的 VHDL建模符號如圖 919所示 。 該模塊的建模原理是： “ en”表示誤碼脈沖信號 ， clk為時鐘信號 。 在時鐘的節(jié)拍下 ， 對誤碼脈沖進行計數(shù) ， 同時對時鐘脈沖也進行計數(shù) ， 然后 ，比較誤碼個數(shù)與時鐘個數(shù) ， 若誤碼個數(shù)占時鐘個數(shù)的百分之三十以上 ， 則可初步認(rèn)為誤碼率很高 ， 說明系統(tǒng)的兩序列的狀態(tài)不同步 ， 此時 ， 門限檢測器將輸出為 outp=“0”， 需要進行同步搜索 。 若誤碼個數(shù)占的比例較低 ， 則 outp=“1”， 說明此時檢測到的是真正的序列誤碼 ， 并說明系統(tǒng)已狀態(tài)同步 ， 不再進行同步搜索 。 圖 919 誤碼統(tǒng)計與門限檢測模塊的 VHDL建模符號 文件名： wumajishu library ieee。 use 。 use 。 entity wumajishu is port (en,clk:in std_logic。 outp:out std_logic)。 end wumajishu。 architecture bh of wumajishu is signal sum:std_logic_vector(6 downto 0)。 signal sumx:std_logic_vector(6 downto 0)。 signal w:std_logic。 begin process(clk) begin if clk39。event and clk=39。139。 then sumx=sumx+1。 對時鐘計數(shù) if (en=39。139。) then sum=sum+1。 對誤碼脈沖計數(shù) else sum=sum。 sumx=sumx+1。 對時鐘計數(shù) end if。 if (sumx=1000000) then sum=0000000。 sumx=0000000。 if sum 20 then 判決門限 w=39。139。 elsif sum=20 then w=39。039。 。 end if。 end if。 end if。 outp= not w。 end process。 end bh。 根據(jù)以上設(shè)計程序得到的時序仿真波形如圖 920所示 。 圖中的輸出 “ outp”表示有大誤碼情況下 ， 在進行一定數(shù)量 的誤碼計數(shù)后 ， 其輸出電平變?yōu)?“ 0” 。 在這種狀態(tài)下 ， outp=“0”將控制同步搜索器 ， 進行同步搜索 ， 直到outp=“1”為止 ， 即系統(tǒng)的兩序列狀態(tài)同步 。 圖 920 誤碼統(tǒng)計與門限檢測器的時序仿真波形 連“ 1”狀態(tài)計數(shù)器模塊 圖 98中的連 “ 1” 計數(shù)器與輸出控制電路的功能有兩個： ? 一是對狀態(tài)比較器輸出的連 “ 1” 狀態(tài)進行計數(shù) ， 當(dāng)計數(shù)器的計數(shù)量達(dá)到設(shè)置值時 ， 計數(shù)器輸出為 “ 1” ， 并控制 “ 并行輸入與狀態(tài)控制 ” 電路 ， 使之的各并行輸出位置 “ 0” 。 這樣 ， 狀態(tài)比較器的各輸入位皆為“ 0” ， 則其輸出為 “ 1” ， 表示狀態(tài)已同步；若狀態(tài)不同步 ， 則連 “ 1” 計數(shù)器的輸出始終為 “ 0” 。 ? 連 “ 1” 計數(shù)器的另一功能是當(dāng)其輸出為 “ 1” 時 ， 才使誤碼計數(shù)器進行計數(shù) 。 若在整個系統(tǒng)已同步后 ， 出現(xiàn)了狀態(tài)失步 ， 則通過圖中的誤碼統(tǒng)計與門限檢測電路的輸出狀態(tài)控制連 “ 1” 計數(shù)器 。 圖 98中的連 “ 1” 狀態(tài)計數(shù)器的建模符號如圖 921所示 。 “ en”端的信號來自狀態(tài)并行比較器的輸出； “ clr”來自誤碼統(tǒng)計與門限檢測的輸出信號； “ clk”為時鐘信號； “ outp”為連 “ 1” 計數(shù)輸出 。 當(dāng)連 “ 1” 個數(shù)達(dá)到設(shè)定的個數(shù)時輸出為 “ 1” ， 并送給并行輸入與狀態(tài)控制器 ， 使其輸出置 “ 0” ， 以實現(xiàn)同步保護控制 。 圖 921 連 “ 1” 狀態(tài)計數(shù)器的建模符號 2. 程序設(shè)計 文件名： t10 library ieee。 use 。 use 。 entity t10 is port (en,clr,clk:in std_logic。 outp:out std_logic)。 end t10。 architecture bh of t10 is signal sum:std_logic_vector(3 downto 0)。 begin process(clk) begin if(clr=39。039。) then sum=X0。 outp=39。039。 else if clk39。event and clk=39。139。 then if (en=39。039。) then sum=x0。 outp=39。039。 else sum=sum+1。 if sum=1001 then sum=X0。 outp=39。139。 end if。 end if。 end if。 end if。 end process。 end bh。 3. 時序仿真 連 “ 1” 狀態(tài)計數(shù)器的時序仿真波形如圖 922所示 。 從圖可知 ， 只有在誤碼門限信號 clr=“1”時而且在狀態(tài)并行比較器的信號 “ en”出現(xiàn)連續(xù)的“ 1” 時 ， 該模塊才進行有效計數(shù) 。 當(dāng)連 “ 1”個數(shù) 超過設(shè)定值時 ， 該模塊輸出為 “ 1” 。 圖 922 連 “ 1” 狀態(tài)計數(shù)器的時序仿真波形