采用fpga實(shí)現(xiàn)數(shù)字系統(tǒng)-資料下載頁
2025-05-10 20:53本頁面
【正文】 e 51 同步設(shè)計(jì)原則 ?在目前的條件下，采用異步電路設(shè)計(jì)并不理想，而現(xiàn)在的 FPGA芯片都是為同步電路設(shè)計(jì)優(yōu)化的； ?單純從 IC設(shè)計(jì)角度看，同步電路比異步電路更加消耗資源； ?但是， FPGA使用的資源是事先提供的底層可編程硬件單元（ FF用以實(shí)現(xiàn)同步時(shí)序電路，而 LUT可以實(shí)現(xiàn)異步電路）。 震 Page 52 同步設(shè)計(jì)原則 ?從資源考慮，關(guān)鍵要優(yōu)化兩種資源的比例； ?另外，同步時(shí)序電路具有沒有毛刺、信號(hào)穩(wěn)定等優(yōu)點(diǎn)； ?同步時(shí)序電路中延時(shí)的產(chǎn)生； ?同步時(shí)序電路中輸入的同步； 艮 Page 53 目錄 ?FPGA簡介 ?為什么采用 FPGA ?開發(fā)平臺(tái)和設(shè)計(jì)工具 ?HDL（硬件描述語言） ?FPGA的設(shè)計(jì)原則 ?系統(tǒng)設(shè)計(jì)開發(fā)流程 漸 Page 54 系統(tǒng)設(shè)計(jì)開發(fā)流程 ?系統(tǒng)功能定義和邏輯功能劃分 ?設(shè)計(jì)的整體規(guī)劃 ?設(shè)計(jì)實(shí)現(xiàn) ?功能仿真 ?時(shí)序驗(yàn)證 ?邏輯綜合 ?布局布線 ?物理驗(yàn)證 歸妹 Page 55 系統(tǒng)功能定義和邏輯功能劃分 ?系統(tǒng)功能的總體規(guī)劃： ?功能集的定義； ?端口的定義； ?模塊的基本劃分和功能定義： ?每個(gè)模塊應(yīng)該完成的功能； ?模塊之間的接口定義； ?模塊間通訊的問題一定要考慮好，硬件通信的成本一般比較大。 豐 Page 56 設(shè)計(jì)的整體規(guī)劃 ?設(shè)計(jì)規(guī)模的初步估計(jì)，大致應(yīng)該選擇哪一層次的芯片； ?設(shè)計(jì)時(shí)序的宏觀規(guī)劃： ?頻率和時(shí)鐘結(jié)構(gòu)； ?可能的關(guān)鍵路徑，著重優(yōu)化； ?模塊的進(jìn)一步細(xì)化，考慮可重用性等的規(guī)劃： ?可以考慮基本單元，比如加法、乘法器和寄存器等。 旅 Page 57 設(shè)計(jì)實(shí)現(xiàn) ?用電路框圖或者 HDL描述實(shí)現(xiàn)自己的設(shè)計(jì)： ?簡單的設(shè)計(jì)可以用電路框圖； ?大型復(fù)雜的一般傾向于用 HDL描述； ?HDL描述和計(jì)算機(jī)編程中的高級(jí)語言描述有很大不同，每一個(gè)描述都要考慮硬件的實(shí)現(xiàn)能力，是不是可以綜合的等等，目前 HDL語言標(biāo)準(zhǔn)中仍然有不能被綜合的語法，這些要尤其注意。 巽 Page 58 功能仿真 ?對(duì)邏輯功能進(jìn)行驗(yàn)證： ?不考慮時(shí)序問題，認(rèn)為門都是理想門，沒有延時(shí)； ?詳細(xì)一些的可以認(rèn)為門延時(shí)都是一樣，而忽略互連線的延時(shí)。 兌 Page 59 時(shí)序驗(yàn)證 ?在考慮門和互連線延時(shí)的前提下，對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證： ?時(shí)序問題很關(guān)鍵，尤其是 Memory一類的單元，都要求地址、數(shù)據(jù)的有效時(shí)間和建立時(shí)間等； ?要改變路徑的延時(shí)時(shí)，簡單的做法可以插入緩沖器，利用門的延時(shí)； ?也可以利用 FPGA片上所含的時(shí)鐘管理單元進(jìn)行時(shí)鐘節(jié)拍的控制。 渙 Page 60 邏輯綜合 ?通過映射和優(yōu)化，把邏輯設(shè)計(jì)描述轉(zhuǎn)換為和物理實(shí)現(xiàn)密切相關(guān)的工藝網(wǎng)表： ?一般的綜合工具都由優(yōu)化目標(biāo)選擇，不同的約束條件和目標(biāo)下，產(chǎn)生的綜合結(jié)果相差很大； ?目前的綜合工具一般都支持 RTL級(jí)的綜合，行為級(jí)的綜合工具也存在，但是并不理想。 節(jié) Page 61 布局布線 ?將綜合生成的網(wǎng)表，在 FPGA內(nèi)部進(jìn)行布局布線的設(shè)計(jì)，并最終生成用于下載的二進(jìn)制配置文件； ?布局布線工具因?yàn)樯婕?FPGA器件的工藝和底層布線資源，一般由 FPGA廠商提供； ?設(shè)計(jì)者可以對(duì)自己的設(shè)計(jì)做最后的控制。 中孚 Page 62 物理驗(yàn)證 ?將生成的二進(jìn)制配置文件下載到 FPGA上，進(jìn)行實(shí)際的功能和時(shí)序的測(cè)試； ?由于 FPGA常常是作為整個(gè)系統(tǒng)一部分，因此還應(yīng)該將 FPGA放到整個(gè)系統(tǒng)中進(jìn)行驗(yàn)證，整個(gè)系統(tǒng)工作正常，才算完成了開發(fā)過程。 小過 Page 63 總結(jié) ?數(shù)字系統(tǒng)設(shè)計(jì)應(yīng)該明確如下觀點(diǎn)： ?無論是 ASIC、 FPGA還是 DSP，都只是一種實(shí)現(xiàn)手段； ?無論采用哪種 HDL或哪種開發(fā)工具，都不能單純從語言或工具本身作出評(píng)價(jià)； ?關(guān)鍵是看應(yīng)用環(huán)境，只有選擇最適合于應(yīng)用的實(shí)現(xiàn)方式和工具才是最好的設(shè)計(jì)方案； ?設(shè)計(jì)應(yīng)該注重硬件設(shè)計(jì)本身，只有先有了良好的設(shè)計(jì)，才可能有高效的描述和實(shí)現(xiàn)。 既濟(jì)
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