fpga數(shù)字電路設(shè)計(jì)ppt課件-資料下載頁(yè)
2025-01-14 03:19本頁(yè)面
【正文】 (如時(shí)鐘等信號(hào)上是否有毛刺，建立 保持時(shí)間是否滿足要求等）作出分析判斷，提供分析報(bào)告。 電路設(shè)計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì)，而時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立 /保持時(shí)間的要求。 時(shí)序分析基礎(chǔ) 時(shí)序分析基礎(chǔ) 對(duì) REG2而言 : 觸發(fā)器的建立時(shí)間要求為： T_setup，保持時(shí)間要求為： T_hold，路徑①延時(shí)為： T1，路徑②延時(shí)為： T2，路徑③延時(shí)為： T3，時(shí)鐘周期為： T_cycle， Ts ＝（ T_cycle ＋ △ T）－ T1， Th ＝ T1－△ T， 令 △ T ＝ T3－ T2，則 條件 T_setup Ts ，即 T_setup （ T_cycle ＋ △ T）－ T1，這說(shuō)明信號(hào)比時(shí)鐘有效沿超過(guò) T_setup 時(shí)間到達(dá) REG2的 D端，滿足建立時(shí)間要求。反之則不滿足； 條件 T_hold Th ， 即 T_hold T1－△ T ，這說(shuō)明在時(shí)鐘有效沿到達(dá)之后，信號(hào)能維持足夠長(zhǎng)的時(shí)間，滿足保持時(shí)間要求。反之則不滿足。 從條件 1和 2我們可以看出，當(dāng) △ T 0 時(shí)， T_hold受影響；當(dāng) △ T 0 時(shí) ， T_setup 受影響。 同步設(shè)計(jì)優(yōu)點(diǎn) /置位端，以使整個(gè)電路有一個(gè)確定的初始狀態(tài)； ，使用同步電路可以避免器件受溫度，電壓，工藝的影響，易于消除電路的毛刺，使設(shè)計(jì)更可靠，單板更穩(wěn)定； ，提高芯片的運(yùn)行速度，設(shè)計(jì)容易實(shí)現(xiàn)； ，如靜態(tài)時(shí)序分析工具等，為設(shè)計(jì)者提供最大便利條件，便于電路錯(cuò)誤分析，加快設(shè)計(jì)進(jìn)度。 同步設(shè)計(jì)原則 ，同時(shí)只使用同一個(gè)時(shí)鐘沿，主時(shí)鐘走全局時(shí)鐘網(wǎng)絡(luò)。 FPGA設(shè)計(jì)中，推薦所有輸入、輸出信號(hào)均應(yīng)通過(guò)寄存器寄存，寄存器接口當(dāng)作異步接口考慮。 ，即需要多個(gè)時(shí)鐘來(lái)實(shí)現(xiàn)，則可以將全部電路分成若干局部同步電路（盡量以同一個(gè)時(shí)鐘為一個(gè)模塊），局部同步電路之間接口當(dāng)作異步接口考慮。 ，每個(gè)時(shí)鐘信號(hào)的時(shí)鐘偏差（△ T）要嚴(yán)格控制。 ，留有設(shè)計(jì)余量，保證芯片可靠工作。 時(shí)序約束 TimeQuest時(shí)序分析工具 時(shí)序約束 TimeQuest時(shí)序分析工具 時(shí)序約束 TimeQuest時(shí)序分析工具 時(shí)序約束 TimeQuest時(shí)序分析工具 實(shí)物調(diào)試分析 SIGNALTAP II LOGIC Analyzer 希望能和大家 一起交流一起進(jìn)步！ 謝 謝 !
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