fpga數(shù)字電路設(shè)計ppt課件-資料下載頁
2025-01-14 03:19本頁面
【正文】 (如時鐘等信號上是否有毛刺，建立 保持時間是否滿足要求等）作出分析判斷，提供分析報告。 電路設(shè)計的難點在時序設(shè)計，而時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立 /保持時間的要求。 時序分析基礎(chǔ) 時序分析基礎(chǔ) 對 REG2而言 : 觸發(fā)器的建立時間要求為： T_setup，保持時間要求為： T_hold，路徑①延時為： T1，路徑②延時為： T2，路徑③延時為： T3，時鐘周期為： T_cycle， Ts ＝（ T_cycle ＋ △ T）－ T1， Th ＝ T1－△ T， 令 △ T ＝ T3－ T2，則 條件 T_setup Ts ，即 T_setup （ T_cycle ＋ △ T）－ T1，這說明信號比時鐘有效沿超過 T_setup 時間到達 REG2的 D端，滿足建立時間要求。反之則不滿足； 條件 T_hold Th ， 即 T_hold T1－△ T ，這說明在時鐘有效沿到達之后，信號能維持足夠長的時間，滿足保持時間要求。反之則不滿足。 從條件 1和 2我們可以看出，當 △ T 0 時， T_hold受影響；當 △ T 0 時 ， T_setup 受影響。 同步設(shè)計優(yōu)點 /置位端，以使整個電路有一個確定的初始狀態(tài)； ，使用同步電路可以避免器件受溫度，電壓，工藝的影響，易于消除電路的毛刺，使設(shè)計更可靠，單板更穩(wěn)定； ，提高芯片的運行速度，設(shè)計容易實現(xiàn)； ，如靜態(tài)時序分析工具等，為設(shè)計者提供最大便利條件，便于電路錯誤分析，加快設(shè)計進度。 同步設(shè)計原則 ，同時只使用同一個時鐘沿，主時鐘走全局時鐘網(wǎng)絡(luò)。 FPGA設(shè)計中，推薦所有輸入、輸出信號均應(yīng)通過寄存器寄存，寄存器接口當作異步接口考慮。 ，即需要多個時鐘來實現(xiàn)，則可以將全部電路分成若干局部同步電路（盡量以同一個時鐘為一個模塊），局部同步電路之間接口當作異步接口考慮。 ，每個時鐘信號的時鐘偏差（△ T）要嚴格控制。 ，留有設(shè)計余量，保證芯片可靠工作。 時序約束 TimeQuest時序分析工具 時序約束 TimeQuest時序分析工具 時序約束 TimeQuest時序分析工具 時序約束 TimeQuest時序分析工具 實物調(diào)試分析 SIGNALTAP II LOGIC Analyzer 希望能和大家 一起交流一起進步！ 謝 謝 !
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