fpga數(shù)字電路設(shè)計(jì)ppt課件(編輯修改稿)
2025-02-10 03:19 本頁面
【文章內(nèi)容簡介】 流 )。 完成各種外設(shè)接口控制，即按滿足外設(shè)協(xié)議的時(shí)序進(jìn)行數(shù)據(jù)流的控制。 *實(shí)時(shí)性要求不高的控制可用實(shí)時(shí)性不強(qiáng)的主處理器完成，如單片機(jī)等。對實(shí)時(shí)性要求特別高的控制用 FPGA完成，如算法設(shè)計(jì)中數(shù)據(jù)讀寫。 控制模塊小結(jié) 控制模塊小結(jié) 要掌握的知識(shí)： 系統(tǒng)概念：系統(tǒng)是如何運(yùn)作的？要完成如種功能？要控制什么數(shù)據(jù)流？ 外設(shè)協(xié)議：各種外設(shè)的 DataSheet，外設(shè)特性如何？接口時(shí)序怎樣？ 明白如何控制數(shù)據(jù)流。 算法模塊設(shè)計(jì) 完成數(shù)據(jù)流的變形，即數(shù)據(jù)流通過算子邏輯流出得到希望得到的結(jié)果 算法模塊設(shè)計(jì) 要掌握的知識(shí)： 要實(shí)現(xiàn)的算法功能： 算法由哪些計(jì)算步驟組成？ 算法的特性： 哪些是同時(shí)計(jì)算（并行）哪些是順序計(jì)算（串行）？定點(diǎn)或浮點(diǎn)的差別？ 將算法進(jìn)行分割： 將并行計(jì)算與順序計(jì)算進(jìn)行分割，利用FPGA并行特性進(jìn)行邏輯設(shè)計(jì)，包括邏輯設(shè)計(jì)、代碼設(shè)計(jì)（開發(fā)環(huán)境或任意編輯器）、功能仿真 （ modelsim） 及算法驗(yàn)證 （ matlab） 算法算 算法模塊框架圖范例 算法模塊時(shí)序設(shè)計(jì) VS與 HS為數(shù)字 14位輸入時(shí)序。場 20ms，行 320Px256Line，共占用時(shí)間不足 10ms； Hs_timing為自己生成用于做算法的時(shí)序。共 555行，每行正程 320P，消隱 160P。 2～ 256行： 用 VS、 HS將數(shù)字 14位圖像緩存至 RAM中； 用 hs_timing從 RAM中讀出，進(jìn)行各級(jí)通道的高斯下采樣； 將各級(jí)通道的下采樣結(jié)果緩存至各級(jí)通道 buff； 260～ 516行： 用 hs_timing根據(jù)各級(jí)通道 buff進(jìn)行雙線性放大； 用 hs_timing將各級(jí)通道放大后數(shù)據(jù)加權(quán)求和得到背景； 用 hs_timing將 RAM中的原圖與背景相減，得到前景； 用 hs_timing對前景進(jìn)行銳化處理； 用 hs_timing將銳化后圖像與原圖相加得到增強(qiáng)圖像； 用 hs_timing將增強(qiáng)圖像進(jìn)行高斯濾波，輸至 linkport 聯(lián)合仿真工具 算法模塊仿真驗(yàn)證 仿真驗(yàn)證方法： 先將 FPGA的 .V程序改為 M程序 (程序 2)，比較經(jīng)典算法的 M程序 (程序 1)與之的差別。這兩種程序都為逐行顯示算法。一致說明在逐行顯示情況下程序 2與程序 1等價(jià)。 在程序 2上增加修正參數(shù)，使之成為隔行顯示程序 (程序 4)，比較程序 4與程序 1的差別
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1