數(shù)字電路設(shè)計(jì)入門fpgaasic轉(zhuǎn)(編輯修改稿)
2025-06-12 19:50 本頁面
【文章內(nèi)容簡介】 Block Ram， DLL或者是 DCM，還有 DSP等?，F(xiàn)在流行 SOC，不少高端器件還嵌入了微處理器，有軟核有硬核。學(xué)習(xí)硬件結(jié)構(gòu)最好的入門書籍是孟憲元先生的書，雖然時(shí)間有點(diǎn)久了，不過從我看的書來看，只有他才是分析得最為徹底的。現(xiàn)在介紹這方面的書籍也多了，不過，有點(diǎn)要提醒的，用什么器件看什么器件的 datasheet，沒有必要把這個(gè)東西當(dāng)教科書學(xué)，查一查就可以了。 學(xué)習(xí) fpga 有機(jī)會(huì)買個(gè)板子自 己寫點(diǎn)程序跑一跑，應(yīng)該是一件挺不錯(cuò)的事情?，F(xiàn)在很多寬帶通信應(yīng)用的 fpga 設(shè)計(jì)有 Serdes 接口， DDR 接口之類的，不是特殊要求，自己玩，估計(jì)也用不上那么復(fù)雜的，寫幾個(gè)狀態(tài)機(jī)或者是 UART 就可以。 五、 asic 設(shè)計(jì)入門 (前端 ) asic 設(shè)計(jì)前后端是如何分的呢 ?asic 設(shè)計(jì)的前后端就如 FPGA 設(shè)計(jì)的Implementation 之前之后 (Xilinx)的區(qū)分，前端負(fù)責(zé)綜合網(wǎng)表之前的所有事情，而后端負(fù)責(zé) Netlist 到 GDSII 的過程。注意這也不是絕對的，現(xiàn)在前端也可以用 Physical Compiler 做一些后端 做的事情 (物理綜合 )，還考慮到很多關(guān)于Power， DFT 等等方面因素；后端呢，在這里粗略介紹一下， Floorplan，版圖規(guī)劃，主要指 Macro 的放置還有 PG ring 等的規(guī)劃； Place布局，主要指standard cell 的放置； Route，布線；其中還涉及到 DFT， DRC， LVS 還有 STA。這些東西了解一下就可以了。 ASIC 前端設(shè)計(jì)入門，這個(gè)流程幸好沒有忘記。不像 FPGA那樣 (和器件關(guān)系太多 )，數(shù)字前端都應(yīng)該是一樣的。 1。系統(tǒng)規(guī)劃需求分析 制定 2。模塊劃分 根據(jù) Secification，開始劃 分模塊，具體到接口時(shí)序和功能，最后書寫詳細(xì)設(shè)計(jì)文檔。 3。模塊編碼輸入 注意符合 Coding Style 4。模塊級仿真驗(yàn)證 行覆蓋率應(yīng)該達(dá)到 99%(default 語句是覆蓋不到的 ) 5。系統(tǒng)集成和系統(tǒng)仿真驗(yàn)證 驗(yàn)證平臺應(yīng)該在 Specification 確定之后和代碼編寫并行進(jìn)行。 6。綜合 得到網(wǎng)表 7。 STA驗(yàn)證時(shí)序 8。形式驗(yàn)證 驗(yàn)證網(wǎng)表和 RTL 的等效性若是 Netlist2GDSII 的話這些就應(yīng)該可以了，象 DFT 之類的估計(jì)后端人員都可以幫助你實(shí)現(xiàn)?？雌饋硗唵蔚?，其實(shí)花時(shí)間最多的還是在前面，也就是綜合 之前的步驟是最費(fèi)時(shí)間的，包括制定 Specification，模塊級的詳細(xì)設(shè)計(jì)方案還有驗(yàn)證，一旦得到一個(gè) goden RTL，從 RTL 到 GDSII 是很快的。所謂 garbage in garbage out，到了綜合之后的步驟基本上不是對功能的修改，而是按照特定功能的實(shí)現(xiàn)，所以一個(gè)好的 RTL 是非常重要的。 在系統(tǒng)規(guī)劃方面，復(fù)位，時(shí)鐘方案是最重要的因素，其次是 DFT；在模塊編碼的時(shí)候就是要注意這些要求了，比如不要內(nèi)部私自生成時(shí)鐘和復(fù)位信號，防止出現(xiàn)不必要的 latch 等等。模塊級驗(yàn)證應(yīng)該是系統(tǒng)驗(yàn)證關(guān)鍵部分，原來我們做 TDSCDMA 手機(jī)終端芯片的時(shí)候， Viterbi 驗(yàn)證的是好幾個(gè)步驟組成的，在模塊級就驗(yàn)證做得非常完善，后來系統(tǒng)驗(yàn)證， FPGA 驗(yàn)證到最后 tapout 回來都沒有問題。當(dāng)然大家都關(guān)心綜合如何處理， STA 如何處理，形式驗(yàn)證如何實(shí)現(xiàn)，因?yàn)檫@幾個(gè)步驟不是所有人都可以接觸的，畢竟這些工具都價(jià)格不菲；一個(gè)公司可以隨便找?guī)讉€(gè)人一起開發(fā) FPGA，但是說要隨便找?guī)讉€(gè)人做 ASIC，估計(jì)Tool 的費(fèi)用就要砸掉好幾百 W這里指的是商用軟件，假如你說其實(shí) D 版的也可以用， ^_^那就算你用了，流片的費(fèi)用也不少啊。 下面我就一部分一部分給大家 介紹 asic 前端設(shè)計(jì)的各個(gè)部分。 在沒有介紹綜合之后的流程之前，我先介紹一下從系統(tǒng)規(guī)劃到綜合前的流程，前面 FPGA 和這里的 ASIC在這方面介紹的都不多，在這里補(bǔ)過，希望對大家有幫助。 系統(tǒng)規(guī)劃當(dāng)然是系統(tǒng)人員制定的，假如你想知道如何制定，大體上是系統(tǒng)功能，性能，系統(tǒng)接口，系統(tǒng)的時(shí)鐘方案，復(fù)位方案， DFT 方案；系統(tǒng)采用了多少 Memory，是否使用 DSP， MCU，架構(gòu)如何，最后 die size 和 power 大約多大等等；作為一名設(shè)計(jì)人員多數(shù)你會(huì)分到一個(gè)模塊的設(shè)計(jì)，一般情況下在系統(tǒng)方案制定好之后就是模塊劃分了，很多情 況下是根據(jù)功能來劃分；模塊劃分之后，設(shè)計(jì)人員會(huì)不斷討論實(shí)現(xiàn)方案和關(guān)鍵問題的解決方法，開始是模塊之間的接口，接著是模塊內(nèi)部的實(shí)現(xiàn)方案和時(shí)序，經(jīng)過詳細(xì)的討論之后，這些都要寫成詳細(xì)設(shè)計(jì)方案。三年前自己的第一個(gè)設(shè)計(jì)是畫了幾個(gè)圖就做設(shè)計(jì)的，小小的一個(gè)東西，沒有文檔，看草圖，做了一個(gè)月；在積累了經(jīng)驗(yàn)之后，改變了開發(fā)流程，也是大公司采用的方法，先寫詳細(xì)設(shè)計(jì)方案，再寫代碼；你會(huì)發(fā)現(xiàn)可能詳細(xì)方案花了 1個(gè)月，代碼半個(gè)月就可以寫完了。因?yàn)樗悸防砬宄耍瑢懘a當(dāng)然簡單了，千萬不要一邊寫代碼，一遍寫設(shè)計(jì)方案，到了最后，問題一個(gè)都沒有 解決，代碼改來改去，還是不能用。 再之就是調(diào)試，現(xiàn)在很多公司都在服務(wù)器上寫代碼，網(wǎng)絡(luò)連接速度很慢，更加不用說調(diào)試了。我原來的習(xí)慣，也是現(xiàn)在的習(xí)慣就是在本機(jī)做設(shè)計(jì)，第一書寫快，第二仿真快，對于模塊設(shè)計(jì)應(yīng)該是設(shè)計(jì)完一個(gè)模塊就調(diào)試一個(gè)模塊，而不是等系統(tǒng)集成的時(shí)候再測試模塊。所以仿真調(diào)試的速度很重要，而在服務(wù)器上用 VCS 調(diào)試小模塊，還不如在本機(jī)上用 Modelsim 快。剛?cè)胄鹿?，做模擬設(shè)計(jì)，人家一個(gè)月要完成的設(shè)計(jì)，我用了兩個(gè)星期，道理很簡單，我有一個(gè)代碼書寫和調(diào)試的平臺，十分鐘內(nèi)就可以把一個(gè)代碼調(diào)試 n 次。當(dāng)然這個(gè)環(huán) 境也不是大家都有，都會(huì)用，這也是這些日子積累下來的東西 ^_^ 六、綜合工具 什么是綜合呢 ? synthesis，臺灣翻譯為 合成，其作用就是將硬件描述語言的 RTL 級代碼轉(zhuǎn)變?yōu)殚T級網(wǎng)表。當(dāng)然，現(xiàn)在綜合技術(shù)已經(jīng)很成熟了，還有推出的行為(behavioral)綜合和物理 (physical)綜合。我們這里討論的是邏輯 (logic)綜合。 綜合技術(shù)是提高設(shè)計(jì)產(chǎn)能的一個(gè)很重要的技術(shù)，沒有綜合技術(shù)的發(fā)展，我們就不可能用 HDL 實(shí)現(xiàn)電路
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