采用fpga實(shí)現(xiàn)數(shù)字系統(tǒng)(文件)
【正文】 等優(yōu)點(diǎn)； ?同步時(shí)序電路中延時(shí)的產(chǎn)生； ?同步時(shí)序電路中輸入的同步； 艮 Page 53 目錄 ?FPGA簡介 ?為什么采用 FPGA ?開發(fā)平臺和設(shè)計(jì)工具 ?HDL（硬件描述語言） ?FPGA的設(shè)計(jì)原則 ?系統(tǒng)設(shè)計(jì)開發(fā)流程 漸 Page 54 系統(tǒng)設(shè)計(jì)開發(fā)流程 ?系統(tǒng)功能定義和邏輯功能劃分 ?設(shè)計(jì)的整體規(guī)劃 ?設(shè)計(jì)實(shí)現(xiàn) ?功能仿真 ?時(shí)序驗(yàn)證 ?邏輯綜合 ?布局布線 ?物理驗(yàn)證 歸妹 Page 55 系統(tǒng)功能定義和邏輯功能劃分 ?系統(tǒng)功能的總體規(guī)劃： ?功能集的定義； ?端口的定義； ?模塊的基本劃分和功能定義： ?每個(gè)模塊應(yīng)該完成的功能； ?模塊之間的接口定義； ?模塊間通訊的問題一定要考慮好，硬件通信的成本一般比較大。 兌 Page 59 時(shí)序驗(yàn)證 ?在考慮門和互連線延時(shí)的前提下，對設(shè)計(jì)進(jìn)行仿真驗(yàn)證： ?時(shí)序問題很關(guān)鍵，尤其是 Memory一類的單元，都要求地址、數(shù)據(jù)的有效時(shí)間和建立時(shí)間等； ?要改變路徑的延時(shí)時(shí)，簡單的做法可以插入緩沖器，利用門的延時(shí)； ?也可以利用 FPGA片上所含的時(shí)鐘管理單元進(jìn)行時(shí)鐘節(jié)拍的控制。 小過 Page 63 總結(jié) ?數(shù)字系統(tǒng)設(shè)計(jì)應(yīng)該明確如下觀點(diǎn)： ?無論是 ASIC、 FPGA還是 DSP，都只是一種實(shí)現(xiàn)手段； ?無論采用哪種 HDL或哪種開發(fā)工具，都不能單純從語言或工具本身作出評價(jià)； ?關(guān)鍵是看應(yīng)用環(huán)境，只有選擇最適合于應(yīng)用的實(shí)現(xiàn)方式和工具才是最好的設(shè)計(jì)方案； ?設(shè)計(jì)應(yīng)該注重硬件設(shè)計(jì)本身，只有先有了良好的設(shè)計(jì)，才可能有高效的描述和實(shí)現(xiàn)。 節(jié) Page 61 布局布線 ?將綜合生成的網(wǎng)表，在 FPGA內(nèi)部進(jìn)行布局布線的設(shè)計(jì)，并最終生成用于下載的二進(jìn)制配置文件； ?布局布線工具因?yàn)樯婕?FPGA器件的工藝和底層布線資源，一般由 FPGA廠商提供； ?設(shè)計(jì)者可以對自己的設(shè)計(jì)做最后的控制。 旅 Page 57 設(shè)計(jì)實(shí)現(xiàn) ?用電路框圖或者 HDL描述實(shí)現(xiàn)自己的設(shè)計(jì)： ?簡單的設(shè)計(jì)可以用電路框圖； ?大型復(fù)雜的一般傾向于用 HDL描述； ?HDL描述和計(jì)算機(jī)編程中的高級語言描述有很大不同，每一個(gè)描述都要考慮硬件的實(shí)現(xiàn)能力，是不是可以綜合的等等，目前 HDL語言標(biāo)準(zhǔn)中仍然有不能被綜合的語法，這些要尤其注意。 井 Page 49 系統(tǒng)原則 ?數(shù)字系統(tǒng)設(shè)計(jì)應(yīng)該從宏觀和系統(tǒng)全局的角度進(jìn)行考慮； ?例如對于模塊等的復(fù)用和合理組織所得到的效果遠(yuǎn)比對于小部分代碼的反復(fù)推敲大； ?對系統(tǒng)進(jìn)行劃分，哪些適于用 FPGA實(shí)現(xiàn)，哪些適于用 DSP、 CPU等實(shí)現(xiàn)； ?一般來說，頻率要求高，實(shí)時(shí)性要求高的模塊適合用 FPGA實(shí)現(xiàn)。 夬 Page 44 面積和速度的平衡與互換 ?面積換速度 ?將原本復(fù)用的模塊進(jìn)行復(fù)制，變?yōu)椴⑿胁僮鞯哪K，以犧牲面積來換取速度； ?很多被復(fù)用的模塊都是具有邏輯承接或時(shí)間先后關(guān)系的，無法直接并行化； ?需要修改硬件設(shè)計(jì)，重新對模塊做規(guī)劃。 ?缺點(diǎn) ?來自于軟件語言，對硬件的描述還有待完善； ?支持的編譯器還有限。 遯 Page 34 VHDL vs. Verilog ?庫的支持 ?VHDL提供了對庫（ library）的內(nèi)置支持，對于管理多個(gè)設(shè)計(jì)工程十分有效； ?Verilog并沒有庫的概念，只能通過前面提到過的 `include 指令，這是由于 Verilog最初是作為一個(gè)解釋性語言而產(chǎn)生的，不過后來為了提高效率，改成了編譯型語言，但是語言設(shè)計(jì)中仍然有很多解釋性語言的痕跡，當(dāng)然這也是其容易上手的重要原因。 頤 Page 28 VHDL vs. Verilog ?建模和抽象能力 ?數(shù)據(jù)類型 ?易學(xué)習(xí)性 ?設(shè)計(jì)的可重用性 ?庫的支持 ?程序的可讀性 ?語言擴(kuò)展 ?一點(diǎn)建議 大過 Page 29 VHDL vs. Verilog ?建模和抽象能力 ?兩種語言基本相當(dāng)； ?VHDL語言的高層抽象能力要稍微優(yōu)于 Verilog
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