【正文】 t），必須首先為此工程建立一個放置與此工程相關(guān)的所有文件的文件夾，此文 件夾將被 Quartus II 默認(rèn)為工作庫（ Work library） ， 工程建立后新建 VHDL File 圖形界面如圖 。如果仿真模式為功能仿真，則流程須先執(zhí)行 Generate Functional Simulation Netlist 命令，然后才能對當(dāng)前設(shè)計進(jìn)行仿真。 數(shù)據(jù)采集系統(tǒng) 模塊頂層設(shè)計圖 見附錄 1。 由此我們可以根據(jù)這個數(shù)值對應(yīng)表來查詢模擬輸入電壓的數(shù)字值 ，當(dāng)由 MCP3202 采集的數(shù)字?jǐn)?shù)據(jù)信號為 111111111111 時，則對照表 ，高四位1111 是 , 中四位 1111 是 ，而低四位 1111 是 ，所以最后的電壓輸出 結(jié)果 是 ++=。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 1 39。如上述 是 0100 0010 0011 0100， 是0011 1001 0111 0000， 是 0000 0010 0100 1000， 是 0000 0000 0001 0110，所以三個數(shù)據(jù)相加可得 是 0100 0010 0011 0100，因此必須設(shè)計一個16位的 BCD碼加法程序 [8]。對于 TLV5616數(shù) 模轉(zhuǎn)換控制程序段的 VHDL 設(shè)計，根據(jù) TLV5616 的串行通信 工作 時序圖（圖 ），我們采用一個狀態(tài)機(jī)來實現(xiàn)，其狀態(tài)轉(zhuǎn)換如圖 所示： 圖 TLV5616工作時狀態(tài)轉(zhuǎn)換 圖 對調(diào)整后的 16 位 BCD碼數(shù)據(jù)轉(zhuǎn)換為并行 12位數(shù)據(jù) ，我們可以設(shè)計一個子程序來實現(xiàn)，該 D/A 芯片 TLV5616 是一個 2 倍 VREF（ ）輸出，如：當(dāng)前采集的模擬電壓值經(jīng)調(diào)整后的數(shù)值是 ，那么我們可以分四個分量提 取其整型數(shù)據(jù)值， VHDL提供了這樣的語句實現(xiàn)，程序如下： tempa=conv_integer(data(3 downto 0))。 tempf=tempd*1000+tempc*100+tempb*10+tempa。 ST 0ST 1ST 2ST 3CS = 39。OE = 39。 FS = 39。CS = 39。OE = 39。 FS = 39。Count != 1111 2 [ ]0 1000CODEREF VX湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 22 顯示控制模塊 DISPLAY 的設(shè)計 顯示控制模塊 DISPLAY 是采用數(shù)據(jù)動態(tài)掃描顯示，將 A/D 采集到的數(shù)值（ 4位）和通過幅值調(diào)整模塊 FZTZ 調(diào)整后數(shù)值（ 4位）通過 8位 LED 數(shù)碼管一起顯示出來。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 23 第 4 章 系統(tǒng)仿真 測試 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的仿真 ADZHKZ 的 VHDL 源程序 圖 ADZHKZ頂層模塊圖 ADZHKZ 的 VHDL 源程序 見附錄 2。 圖 DAZHKZ功能仿真圖 顯示控制模塊 DISPLAY 的仿真 DISPLAY 的 VHDL 源程 序 圖 DISPLAY頂層模塊圖 DISPLAY 的 VHDL 源程序 見附錄 2。 圖 FZTZ功能仿真圖 分頻控制模塊 FENPIN 的仿真 FENPIN 的 VHDL 源程序 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 26 圖 49 FENPIN頂層模塊圖 FENPIN 的 VHDL 源程序 見附錄 2。先將 ByteBlasterII 下載線的一頭接到 PC 的并口，執(zhí)行菜單 ToolsProgrammer。 （ 4）如果只是驗證設(shè)計是否成功，可通過 JTAG 口把芯片的配置信息下載到 FPGA芯 片內(nèi)，掉電后配置信息丟失。一般情況下使用 JTAG 下載即可，等整個設(shè)計都完成了不需要再修改后才把最后的 POF 下載到 EPCS1 芯片中 [1]。 頻率失真情況測量在 010kHz 頻率范圍內(nèi)，從示波器上觀察輸出波形有若干干擾高頻 尖峰脈沖 ，加上濾波電路后波形得到較大改善， 輸出波形無明顯失真 。由 于 FPGA 具有在線編程的特點可以依據(jù)現(xiàn)場的具體情況，對 FPGA 的內(nèi)部邏輯配置進(jìn)行修改，進(jìn)一步增加了系統(tǒng)應(yīng)用的靈活 性 和可塑性 ，經(jīng) 系統(tǒng)硬件 測試該設(shè)計達(dá)到了滿意的效果，是一種比較理想的 數(shù)據(jù)采集系統(tǒng)設(shè)計方案 ，且易于實現(xiàn)。 同時，感謝我的同學(xué)黃錦培 和陳斌，他們在我設(shè)計的過程中給了我很多富有實踐性 的建議，使我的思路豁然開朗， 少了許多彎路， 在此深表謝意。 entity ADZHKZ is port( ADout :in std_logic。 AD 芯片命令控制字 BCDout :out std_logic_vector(15 downto 0))。 時鐘信號引腳 AD_CS :out std_logic。 use 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 31 參考文獻(xiàn) [1] 譚會生 ， 張昌凡 ， EDA 技術(shù)與應(yīng)用 ［Ｍ］． 西安 ： 西安電子科技大學(xué)出版社 ， 2020: 29. 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