【正文】 t），必須首先為此工程建立一個放置與此工程相關的所有文件的文件夾，此文 件夾將被 Quartus II 默認為工作庫（ Work library） ， 工程建立后新建 VHDL File 圖形界面如圖 。如果仿真模式為功能仿真，則流程須先執(zhí)行 Generate Functional Simulation Netlist 命令，然后才能對當前設計進行仿真。 數(shù)據采集系統(tǒng) 模塊頂層設計圖 見附錄 1。 由此我們可以根據這個數(shù)值對應表來查詢模擬輸入電壓的數(shù)字值 ，當由 MCP3202 采集的數(shù)字數(shù)據信號為 111111111111 時，則對照表 ，高四位1111 是 , 中四位 1111 是 ，而低四位 1111 是 ，所以最后的電壓輸出 結果 是 ++=。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 1 39。如上述 是 0100 0010 0011 0100， 是0011 1001 0111 0000， 是 0000 0010 0100 1000， 是 0000 0000 0001 0110，所以三個數(shù)據相加可得 是 0100 0010 0011 0100，因此必須設計一個16位的 BCD碼加法程序 [8]。對于 TLV5616數(shù) 模轉換控制程序段的 VHDL 設計，根據 TLV5616 的串行通信 工作 時序圖（圖 ），我們采用一個狀態(tài)機來實現(xiàn)，其狀態(tài)轉換如圖 所示： 圖 TLV5616工作時狀態(tài)轉換 圖 對調整后的 16 位 BCD碼數(shù)據轉換為并行 12位數(shù)據 ，我們可以設計一個子程序來實現(xiàn)，該 D/A 芯片 TLV5616 是一個 2 倍 VREF（ ）輸出，如：當前采集的模擬電壓值經調整后的數(shù)值是 ，那么我們可以分四個分量提 取其整型數(shù)據值， VHDL提供了這樣的語句實現(xiàn)，程序如下： tempa=conv_integer(data(3 downto 0))。 tempf=tempd*1000+tempc*100+tempb*10+tempa。 ST 0ST 1ST 2ST 3CS = 39。OE = 39。 FS = 39。CS = 39。OE = 39。 FS = 39。Count != 1111 2 [ ]0 1000CODEREF VX湖南工業(yè)大學本科畢業(yè)設計（論文） 22 顯示控制模塊 DISPLAY 的設計 顯示控制模塊 DISPLAY 是采用數(shù)據動態(tài)掃描顯示，將 A/D 采集到的數(shù)值（ 4位）和通過幅值調整模塊 FZTZ 調整后數(shù)值（ 4位）通過 8位 LED 數(shù)碼管一起顯示出來。 湖南工業(yè)大學本科畢業(yè)設計（論文） 23 第 4 章 系統(tǒng)仿真 測試 A/D 轉換控制模塊 ADZHKZ 的仿真 ADZHKZ 的 VHDL 源程序 圖 ADZHKZ頂層模塊圖 ADZHKZ 的 VHDL 源程序 見附錄 2。 圖 DAZHKZ功能仿真圖 顯示控制模塊 DISPLAY 的仿真 DISPLAY 的 VHDL 源程 序 圖 DISPLAY頂層模塊圖 DISPLAY 的 VHDL 源程序 見附錄 2。 圖 FZTZ功能仿真圖 分頻控制模塊 FENPIN 的仿真 FENPIN 的 VHDL 源程序 湖南工業(yè)大學本科畢業(yè)設計（論文） 26 圖 49 FENPIN頂層模塊圖 FENPIN 的 VHDL 源程序 見附錄 2。先將 ByteBlasterII 下載線的一頭接到 PC 的并口，執(zhí)行菜單 ToolsProgrammer。 （ 4）如果只是驗證設計是否成功，可通過 JTAG 口把芯片的配置信息下載到 FPGA芯 片內，掉電后配置信息丟失。一般情況下使用 JTAG 下載即可，等整個設計都完成了不需要再修改后才把最后的 POF 下載到 EPCS1 芯片中 [1]。 頻率失真情況測量在 010kHz 頻率范圍內，從示波器上觀察輸出波形有若干干擾高頻 尖峰脈沖 ，加上濾波電路后波形得到較大改善， 輸出波形無明顯失真 。由 于 FPGA 具有在線編程的特點可以依據現(xiàn)場的具體情況，對 FPGA 的內部邏輯配置進行修改，進一步增加了系統(tǒng)應用的靈活 性 和可塑性 ，經 系統(tǒng)硬件 測試該設計達到了滿意的效果，是一種比較理想的 數(shù)據采集系統(tǒng)設計方案 ，且易于實現(xiàn)。 同時，感謝我的同學黃錦培 和陳斌，他們在我設計的過程中給了我很多富有實踐性 的建議，使我的思路豁然開朗， 少了許多彎路， 在此深表謝意。 entity ADZHKZ is port( ADout :in std_logic。 AD 芯片命令控制字 BCDout :out std_logic_vector(15 downto 0))。 時鐘信號引腳 AD_CS :out std_logic。 use 。 湖南工業(yè)大學本科畢業(yè)設計（論文） 31 參考文獻 [1] 譚會生 ， 張昌凡 ， EDA 技術與應用 ［Ｍ］． 西安 ： 西安電子科技大學出版社 ， 2020: 29. [2] 潘松 ， 王國棟 ． VHDL 實用教程 ［Ｍ］． 成都 ： 電子科技大學出版社 ， 2020:1030. [3] 王小軍 ． VHDL 簡明教程 ［Ｍ］． 北京 ： 清華 大學出版社 ， 1997:520. [4] 朱明程 ， 孫普澤 ． 可編程邏輯系統(tǒng)的 VHDL 設計技術 ［Ｍ］． 南京 ： 東南大學出版社 ， 1998:120126. [5] Ronald Collett， 徐景方 ， 陸祥瑞 ． 中國學術期刊網絡出版總庫 [EB/OL]. ame=CJFD1986， 2020527. [6] 2020527. [7] 譚會生 ， 瞿遂春 ． EDA 技術綜合應用實例與分析 ［Ｍ］． 西安 ： 西安電子科技大學， 2020:129146. [8] 徐光軍 ， 徐光輝 ． CPLD/FPGA 的開發(fā)與應用 ［Ｍ］． 北京 ： 電子工業(yè)出版社 ， 2020. [9] 邊計年 ， 薛宏熙 ． 用 VHDL 設計電子線路 ［Ｍ］． 北京 :清華大學出版社 ， 2020. [10] Wayne Wolf． 基于 FPGA 的系統(tǒng)設計 ［Ｍ］． 機械工業(yè)出版， 2020:47. [11] 張偉 ， 韓一明 ， 吳新玲 ． 基于 FPGA 的高速數(shù)據采集系統(tǒng)的設計 ［Ｊ］． 電力情報 ； 202003. [12] 唐穎 ， 阮文海 ． 高速數(shù)據采集系統(tǒng)控制電路的設計 ［Ｊ］． 現(xiàn)代電子技術 ， 202019. [13] 王衛(wèi)江 ， 陶然 ． 高速 ADC的性能測試 ［Ｊ］． 電子技術應用 ， 202002. [14] 成桂梅 ， 吳雁林 ， 蘇蕾 ， 梁華 ． 基于 FPGA 的數(shù)據接口電路設計 ［Ｊ］． 航天返回與遙感 ， 202004： 3540. 湖南工業(yè)大學本科畢業(yè)設計（論文） 32 致 謝 本文是在 石偉 老師的親切 關懷和悉心指導下完成的，在此首先對我尊敬 的石 老師表示我最誠摯的謝意！在本系統(tǒng)設計過程中，石老師盡自己最大努力提供了良好硬件平臺使本系統(tǒng)設計能圓滿完成，在系統(tǒng)調試階段出現(xiàn)了很多問題，石老師都熱情的予以指導，提供很多寶貴建議， 這必定使我以后的學習和生活中會受益無窮。 湖南工業(yè)大學本科畢業(yè)設計（論文） 30 結 論 本文完成 了基于 FPGA 數(shù)據采集系統(tǒng)的設計 與實現(xiàn) ， 本系統(tǒng)所采用的核心部件是ALTERA 公司 高性價比 的 CYCLONE II 的 EP2C5T144C8 型號的 FPGA， AD 轉換芯片采用Microchip 公司的 MCP3202 和 DA 轉換芯片 TLV5616，都具有高精度（ 12 位）、高速率串行傳輸和低功耗等優(yōu)點， 整個 系統(tǒng)具有采集精度高、硬件電路結構簡單、體積小等優(yōu)點。在 CH0 輸入端接入信號發(fā)生器產生的標稱值正弦波 0HZ，逐漸調節(jié)其頻率直至 10KHZ，同時利用示波器在 D/A 輸出端觀測其輸出波形是否失真，若無則滿足系統(tǒng)設計要求。 (注意記得在“ Program/Configure”那個方框那里打上“√”，其它“ Verify”、“ Blank Check”等可根據需要選擇 ） （ 5）如果要下載到非易失 Flash 配置芯片（掉電后配置信息不丟失）里去，則湖南工業(yè)大學本科畢業(yè)設計（論文） 28 將 ByteBlasterII 插到 EPCS1 芯片的下載 口。 （ 2）將 ByteBlaster II 下載線一頭與 PC 連接，另一頭插到 JTAG 口或 EPCS1 的下載口。 圖 FENPIN功能仿真圖 系統(tǒng)整體 仿真 圖 系統(tǒng)整體模塊頂層設計圖見附錄 1，其功能仿真圖如圖 。 圖 DISPLAY功能仿真圖 幅值調整控制模塊 FZTZ 的仿真 FZTZ 的 VHDL 源程序 圖 FZTZ頂層模塊圖 FZTZ 的 VHDL 源程序 見附錄 2。 圖 42 ADZHKZ功能仿真圖 D/A 轉換控制模塊 DAZHKZ 的仿真 DAZHKZ 的 VHDL 源程序 湖南工業(yè)大學本科畢業(yè)設計（論文） 24 圖 DAZHKZ頂層模塊圖 DAZHKZ 的 VHDL 源程序 見附錄 2。 幅值調整模塊 FZTZ 的設計 幅值調整模塊 FZTZ 是依據數(shù)據采集系統(tǒng)設計要求對 DAZHKZ 模塊采集到 16位 BCD碼的數(shù)據進行調整后輸出，其實質就是做一個減法器的設計，考慮到采集電壓范圍不寬， 本系統(tǒng) 調整精度做到了 。OE = 39。CS = 39。 FS = 39。OE = 39。CS = 39。 FS = 39。 temp=conv_std_logic_vector(tempe,12)。 tempc=conv_integer(data(11 downto 8))。 MCP3202 可被編程為單通道偽差分輸入對或雙通道單端輸入 ，本系統(tǒng)采用 單端輸入 方式 。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 0 39。 1 39。 0 39。 1 39。 A/D 轉換控制模塊 ADZHKZ 的設計 A/D 轉換控制模塊 ADZHKZ 主要實現(xiàn)對 AD 芯片 MCP3202 進行模數(shù)轉換的控制和轉換后的數(shù)據的 BCD 轉換處理。 湖南工業(yè)大學本科畢業(yè)設計（論文） 17 圖 新建功能波形仿真圖形界面 圖 時序仿真和功能仿真選擇圖形界面 湖南工業(yè)大學本科畢業(yè)設計（論文） 18 圖 功能波形仿真結果圖形界面 功能波形仿真完成后 ，經驗證此設計完全符合設計要求，若后續(xù)設計需要可生成頂層模塊圖形符號，在 file 菜單中選擇 create/update/create symbol files for current file。 圖 源程序編輯 圖形界面 源程序編輯完成后，接下來進入到編譯環(huán)節(jié)，對源程序進行分析、適配、匯編、時序分析 ， 編譯圖形界面如圖 。使用 New Project Wizard(File 菜單 )建立新工程并指定目標器件或器件系列。 將設計電路編程下載到 FPGA 或 CPLD中后，根據 EDA 硬件