【正文】 VECTOR ( 2 DOWNTO 0)。 BEGIN count_in_bar(0)=clk。y2=count(1)。 USE 。 END。 THEN count1=( others=39。EVENT AND CLK=39。 END PROCESS。y2amp。它的作用是每輸出一個(gè)數(shù)據(jù)，位計(jì)數(shù)器加 1，使得 8 選 1 選擇器輸入加 1，進(jìn)而使mux8_1 輸出下一位數(shù)據(jù)。 USE 。 ARCHITECTURE rtl OF rplcont2 IS SIGNAL count1: STD_LOGIC_VECTOR(6 DOWNTO 0)。039。139。 count=count1。 5） 譯碼器模塊 (DECODER) 的 VHDL 程序 他的作用是對(duì)輸入的數(shù)據(jù)進(jìn)行位統(tǒng)計(jì)，當(dāng)輸入的數(shù)據(jù)達(dá)到幀長(zhǎng)時(shí)控制 mux24_8 模塊選擇幀同步碼輸入。 ENTITY decoder IS PORT(a:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN indata=CONV_INTEGER(a)+1。139。039。139。039。139。139。 得到封裝模塊電路如圖 所示： 圖 decoder 模塊 仿真得到波形： 圖 decoder 模塊功能仿真波形（地 址 1~4） 圖 decoder 模塊功能仿真波形（地址 100~105） 圖南昌航空大學(xué)學(xué)士 學(xué)位論文 27 decoder 模塊功能仿真波形（地址 126~2） 波形分析， 從圖中可以看到系統(tǒng)存在延時(shí)，消除延時(shí)的影響可得到下述結(jié)論 當(dāng)?shù)刂窞?1（ 0000001）時(shí)，輸出 b=0， c=1，即控制 mux24_8 選擇 flhb 輸入。 4 基于 FPGA 的 PCM 采編器系統(tǒng)的實(shí)現(xiàn) PCM 采編器系統(tǒng) 程序的仿真 將 24 選 8 數(shù)據(jù)選擇器模塊 (MUX24_8)、 8 選 1 數(shù)據(jù)選擇器模塊 (MUX8_1)、位計(jì)數(shù)器模塊 (RPLCONT1)、字計(jì)數(shù)器模塊 (RPLCONT2)、譯碼器模塊 (DECODER)和庫(kù)文件中的分頻器模塊 (freqdiv)、 D 觸發(fā)器模塊（ DFF）進(jìn)行頂層綜合得到原理圖 ,并進(jìn)行仿真得到波形 . 設(shè)數(shù)據(jù) DATA[7..0]為 、仿真 ,結(jié)果如圖 41 圖 41 頂層文件仿真波形 南昌航空大學(xué)學(xué)士 學(xué)位論文 28 從圖 41 中可看出 , 串行數(shù)據(jù)輸出 DATAOUT 為 1110100001001000 10101101b(E848ADh)。用 VHDL語(yǔ)言編程時(shí)，使用數(shù)據(jù)包和參數(shù)化實(shí)體的程序構(gòu)造方法，思路清晰，更易于程序的維護(hù)和功能擴(kuò)展。 南昌航空大學(xué)學(xué)士 學(xué)位論文 30 參考文獻(xiàn) [1]劉蕰才遙測(cè)遙控系統(tǒng) 20xx [2]房少軍 ,欒秀珍 .數(shù)字微波接力通信系統(tǒng) [M].大連 :大連海事大學(xué)出版社 ,1999. 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Altera, 20xx [13] 房少軍 。藤立中 VHDL入門(mén)與應(yīng)用 20xx [19]陸榮春通信原理與技術(shù) 20xx [20]徐志軍 。在此 對(duì) 在課程設(shè)計(jì)過(guò)程中 給過(guò)我?guī)椭乃?有同學(xué)及老師表示衷心的感謝。顧新 VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) 1999 南昌航空大學(xué)學(xué)士 學(xué)位論文 31 致謝 在這學(xué)期時(shí)間里大家通過(guò)自己的努力都有了很大的收獲，在做課程設(shè)計(jì)的過(guò)程中我們遇到了很多問(wèn)題，但在柴明鋼老師的辛勤耐心指導(dǎo)以及查閱相關(guān)資料的努力下終于得到了解決。顧新 VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) 1999 [15]樊昌信通信原理 1984 [16]王金明 。但由于本人水平有限，工具器材有限，不能做出芯片實(shí)品。使用EDA工具 QUARTUS II完成各個(gè)模塊的編譯和仿真，在計(jì)算機(jī)上修改和調(diào)整參數(shù)快捷便可以很快找到最佳設(shè)計(jì)方案，將所有的功能實(shí)體例化為一個(gè)系統(tǒng)。 當(dāng)?shù)刂窞?3（ 0000010） ~101（ 1100101）時(shí) ,輸出 b=1， c=1，即控制 mux24_8 選擇 data 輸入，且輸出選定 A/D_SELECT 輸出。 END PROCESS。039。139。139。139。139。039。 END decoder。 USE IEEE. 。 得到封裝模塊電路如圖 所示 ： 圖 rplcount2 模塊 仿真得到波形 圖 rplcount2 模塊功能仿真波形 南昌航空大學(xué)學(xué)士 學(xué)位論文 25 波形分析： 當(dāng) clr=0 時(shí)， count 隨時(shí)鐘加 1， 當(dāng) clr=1 時(shí)， count 清 0。 END IF。 ELSIF CLK39。139。 count:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 LIBRARY IEEE。y2amp。 END rtl。 THEN count1=count1+1。)。 BEGIN PROCESS(CLR,CLK) BEGIN IF CLR=39。 ENTITY rplcont2 IS PORT (clk,clr:IN STD_LOGIC。 END rtl。 END GENERATE。q,qb:OUT STD_LOGIC)。 END rplcont1。 LIBRARY IEEE。)THEN q_in=d。039。q=q_in。 q,qb:OUT STD_LOGIC)。 3） 位計(jì)數(shù)器模塊 (RPLCONT1) 的 VHDL 程序 說(shuō)明： 它的作用是每輸出一個(gè)數(shù)據(jù)，位計(jì)數(shù)器加 1，使得 8 選 1 選擇器輸入加 1，進(jìn)而使 mux8_1 輸出下一位數(shù)據(jù)。 END IF。 ELSIF(sel=100)THEN y=D(7)。 PROCESS(sel) BEGIN IF(sel=000) THEN y=D(3)。 ARCHITECTURE rtl OF mux8_1 IS SIGNAL sel:STD_LOGIC_VECTOR(2 DOWNTO 0)。 ENTITY mux8_1 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。a=11 時(shí)，輸出為 11001011 即 d 實(shí)現(xiàn)了并 /串行轉(zhuǎn)換，使得 3 路輸入轉(zhuǎn)為一路輸出。 END rtl。 ELSIF(sel=01)then y=bh。 ARCHITECTURE rtl OF mux24_8 IS SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0)。 ENTITY mux24_8 IS PORT(ah,bh,d:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 1） 24 選 8 數(shù)據(jù)選擇器模塊 (MUX24_8)的 VHDL 程序 說(shuō)明： 他的功能是實(shí)現(xiàn)在采集到的信號(hào)前加幀同步字輸出。幀同步碼高位FRHB[7..0]、幀同步碼低位 FRLB[7..0]和數(shù)據(jù) DA TA[7..0]經(jīng) MUX24_8 輸出， A、 B為數(shù)據(jù)選擇位，“ 01”選擇 FRHB[7..0]；“ 10”選擇 FRLB[7..0],其他情況選擇 DATA[7..0]。 頂層文件設(shè)計(jì) PCM 采編器頂層原理圖如圖 所示 . 原理圖中包 括 24 選 8 數(shù)據(jù)選擇器模塊 (MUX24_8)、 8 選 1 數(shù)據(jù)選擇器模塊(MUX8_1)、位計(jì)數(shù)器模塊 (RPLCONT1)、字計(jì)數(shù)器模塊 (RPLCONT2)、譯碼器模塊(DECODER)、分頻器模塊 (freqdiv)和 D 觸發(fā)器模塊（ DFF）。在數(shù)據(jù)字中，具體通道上的數(shù)據(jù)對(duì)應(yīng)于哪一路信號(hào) ,由地址輸出和具體的格式要求決定 .碼率可以通過(guò)碼率分頻器改變頻值。一類(lèi)是數(shù)字通信數(shù)據(jù) ,如指令和狀態(tài)等 .數(shù)據(jù)源的選擇由 A/D 片選信號(hào)和數(shù)字通道片選信號(hào)控制 [18]。 2)字長(zhǎng) ,幀長(zhǎng)和同步碼。幀同步字?jǐn)?shù)據(jù)通道 1?數(shù)據(jù)通道 N。它可以采集多路數(shù)據(jù)并進(jìn)行通信傳輸和數(shù)據(jù)處理， 它的多路數(shù)據(jù)采集設(shè)備 是 PCM 采編器?？梢允褂煤?jiǎn)明的向量輸入語(yǔ)言定義輸入激勵(lì)，也可以使用 QUARTUS II 的波形編輯程序直接畫(huà)出波形。如果要想下次的布線(xiàn)結(jié)果在本次基礎(chǔ)上進(jìn)行，則可以利用反主標(biāo)的方法，把配置結(jié)果寫(xiě)入 ACF文件中，下次編譯只需用此 AFC文件即可。對(duì)每一個(gè)設(shè)計(jì)項(xiàng)目，都有一個(gè)配置文件 ACF，所有的配置參數(shù)都存在這個(gè)文件里。常用的方法是對(duì)于時(shí)鐘或簡(jiǎn)單的波形信號(hào)用波形編輯器輸入，而較復(fù)雜的信號(hào)則用文本編譯器生成。 Fitter生成報(bào)告文件 (.Rp)，可以展示設(shè)計(jì)的具體實(shí)現(xiàn)以及器件中未使用的資源。 (2)邏輯綜合與試配 南昌航空大學(xué)學(xué)士 學(xué)位論文 13 QUARTUS II Compiler 的 Logic Synthesize(邏輯綜合 )模塊對(duì)設(shè)計(jì)方案進(jìn)行邏輯綜合并能看到設(shè)計(jì)實(shí)現(xiàn)的真正結(jié)果，該模塊選擇合適 的邏輯化簡(jiǎn)算法，去除冗余邏輯，確保對(duì)某種特定的器件結(jié)構(gòu)盡可能有效地使用器件的邏輯資源，還可以去除設(shè)計(jì)方案中沒(méi)用的邏輯。對(duì)于大量規(guī)范的、易于語(yǔ)言描述的、易于綜合的、速率較低的電路，可以采用這種輸入方法。 (2)設(shè)計(jì)的硬件描述語(yǔ)言輸入 QUARTUS II 軟件包含一個(gè)集成的 Text Editor(文本編輯程序 )，適合于輸入和編輯用 VHDL、 Verilog HDL或