基于fpga的1553b航空總線協(xié)議接口芯片設(shè)計(jì)(文件)
【正文】 ................................................................................................... 17 致 謝 ............................................................................................錯(cuò)誤 !未定義書(shū)簽。 此 項(xiàng)技術(shù)具有多種優(yōu)勢(shì) ： 如廢棄組件管理、降低設(shè)計(jì)風(fēng)險(xiǎn)、提高集成度、減小體積、降 低功耗和提高故障平均間隔時(shí)間 (MTBF)等 [6],吸引著用戶將原來(lái)的系統(tǒng)轉(zhuǎn)移到此項(xiàng)技術(shù)。相反的，如若添加組件，必然增加故障發(fā)生概率。每個(gè) ASIC 為一個(gè)雙冗余 MILSTD1553 通道提供此功能 。 [6] FPGA 通常以邏輯單元或門來(lái)度量。 其主要優(yōu)勢(shì)還有： 1) 線性局域網(wǎng)絡(luò)結(jié)構(gòu)，減少了電纜、所需空間和系統(tǒng)的重量，便于維護(hù)， 2 易于增減節(jié)點(diǎn)，提高設(shè)計(jì)靈活性 2) 支持多種節(jié)點(diǎn) 3) 高水平的電氣保障性能 4) 良好器件可用性 5) 保證實(shí)時(shí)可確定性，其命令 /響應(yīng)的協(xié)議方式確保了其實(shí)時(shí)可確定性 【 4】 2 基于 1553b 總線協(xié)議的系統(tǒng)概述 1553b總線協(xié)議概述 1553B 總線協(xié)議是由美國(guó)軍方在 20 世紀(jì) 70 年代制定的，在航空、航天、軍事等領(lǐng)域應(yīng)用廣泛．協(xié)議采用雙向曼徹斯特碼，數(shù)據(jù)在總線上以串行脈沖形式傳輸，傳輸速率為 1Mb／ s．協(xié)議規(guī)定的信息字類型有 3 種，分別是命令字、數(shù)據(jù)字和狀態(tài)字．總線上連接的節(jié)點(diǎn)類型有 3 類：總線控制器 (BC)、遠(yuǎn)程終端 (RT)和總線監(jiān)視器 (BM)168。 2）正確完成曼徹斯特碼的解碼，以完成信息數(shù)據(jù)的通訊與反饋。 4 圖 芯片核內(nèi)設(shè)計(jì)框圖 通道 A：反饋的狀態(tài)消 息字或是傳輸用的數(shù)據(jù)消息字信息，經(jīng)串并轉(zhuǎn)化后進(jìn)行曼徹斯特解碼，分別解讀出消息的同步頭、校驗(yàn)位及其數(shù)據(jù)信息，送入管理模塊判斷。在此之后，由編碼器進(jìn)行編碼輸出通信。 同步字的檢驗(yàn)。由于同步字是由“ 000111”或“ 111000”等，為無(wú)效曼徹斯特碼故可用狀態(tài)機(jī)判斷輸入序列的同步字起始位置，同步字后的為輸入的有效數(shù)據(jù)序列段，探測(cè)到有效的同步字頭后，開(kāi)始采集和解碼并儲(chǔ)存，同時(shí)進(jìn)行數(shù)據(jù)的計(jì)數(shù)，在數(shù)據(jù)的尾部進(jìn)行奇偶效驗(yàn)位的判定 ，決定此序列是否需要重發(fā)。 同步字頭狀態(tài)檢驗(yàn) 時(shí)鐘輸入 曼碼輸入 采樣計(jì)數(shù) 數(shù)據(jù)采集與解碼 數(shù)據(jù)準(zhǔn)備完畢 奇偶效驗(yàn) 數(shù)據(jù)寄存 曼碼解碼控制模塊 7 圖 同步字檢測(cè)器的狀態(tài)圖（ 111000） 圖中 S0為初始狀態(tài)同時(shí)也是接受一個(gè)或是多個(gè)‘ 0’的狀態(tài)； S1為接受一個(gè)‘ 1’的狀態(tài)； S2 為接受到兩個(gè)‘ 1’的狀態(tài)； S3 為接受到三個(gè)‘ 1’的狀態(tài)同時(shí)也是接受 到若干個(gè)‘ 1’的狀態(tài)； S4 為檢測(cè)到“ 1110”序列的狀態(tài)； S5 為檢測(cè)到“ 11100”的狀態(tài)； S6為檢測(cè)到“ 111000”的狀態(tài)再接受一個(gè)‘ 0’則跳轉(zhuǎn)至 S0。 曼徹斯特解碼器模塊的 VHDL 實(shí)現(xiàn) 核心程序段如下： architecture behave of test5 is function decode_n( I: std_logic_vector (1 downto 0) ) return std_logic is variable S: std_logic。039。 return S。and en=39。 解碼函數(shù) odd =d_outn(0) xor d_outn(1) xor d_outn(2)xor d_outn(3)xor d_outn(4)xor d_outn(5)xor d_outn(6)xor d_outn(7)xor d_outn(8)xor d_outn(9)xor d_outn(10)xor d_outn(11)xor d_outn(12)xor d_outn(13)xor d_outn(14)xor d_outn(15) xor d_outn(16)。 end process。在數(shù)據(jù)尾端加入奇偶效驗(yàn)位，以并行數(shù)據(jù)發(fā)送至數(shù)據(jù)并串轉(zhuǎn)換轉(zhuǎn)換器，后進(jìn)行并串轉(zhuǎn)換。 圖 曼徹斯特編碼器邏輯框圖 對(duì) 16 位并行數(shù)據(jù)進(jìn)行奇偶判定，并根據(jù)輸入的數(shù)據(jù)類型信息決定曼碼的同步字頭，同時(shí)對(duì)輸入信號(hào)進(jìn)行編碼，之后一并輸出進(jìn)行通信。 then S:=01。 else S:=ZZ。 then buffe=(others=39。039。139。 odd=39。 ok= buffe(39)xor buffe(38)。en=39。)。 end if。分析出所有消息包含的信息進(jìn)行分類，并發(fā)送給 CPU 或子系統(tǒng)（ RT）進(jìn)行進(jìn)一步操作。當(dāng)分析完畢后將分析的結(jié)果中參加編碼的部分發(fā)送給編碼器，進(jìn)行編碼。測(cè)試同步字頭“ 111000”的結(jié)果如圖 所示。 曼徹斯特解碼器的仿真 曼徹斯特解碼器的仿真實(shí)驗(yàn)結(jié)果如圖 所示。經(jīng)過(guò)曼徹斯特解碼器將中間的數(shù)據(jù)解碼后為“ 1110001111000110”，與圖中 d_out 輸出（逆序）相符。 圖 曼徹斯特編碼器仿真圖 clk 為時(shí)鐘脈沖， csw 由編碼控制模塊控制。 en為使能引腳。可以實(shí)現(xiàn)數(shù)據(jù)的正確的接收與發(fā)送，并同時(shí)進(jìn)行監(jiān)視。 ，因?yàn)殡娖接|發(fā)的鎖存器無(wú)法阻斷毛刺的傳播，
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