【正文】 0M,CLK_TEMP) VARIABLE COUNTER:INTEGER RANGE 0 TO 25000000。 BEGIN IF(COUNTER=25000000)THEN COUNTER:=0。 CLK_TEMP=NOT CLK_TEMP。 ELSIF(CLK_50M’EVENT AND CLK_50M=’1’)THEN COUNTER:=COUNTER+1。 END IF。 END PROCESS。 END A。 理工大學(xué)學(xué)士學(xué)位論文 30 圖 時(shí)鐘產(chǎn)生器功能仿真 波形 分析 ：輸入信號(hào) CLK_50M 時(shí)鐘頻率為 50MHZ 即周期為 20ns，在每個(gè)時(shí)鐘上升沿是 counter 值自動(dòng)加 1，在達(dá)到 25000000 時(shí)歸零重計(jì)，如此循環(huán)產(chǎn)生 的固定周期，顯示波形如圖 所示。 程序計(jì)數(shù)器模塊 說明：用于確定下一條指令的地址。 理工大學(xué)學(xué)士學(xué)位論文 31 開 始C L R = 0C L K = 1NIP C = 1YP C + 1Y輸 出 p c 值結(jié) 束輸 出 0 0 0YNN 圖 程序計(jì)數(shù)器模塊程序流程圖 說明：程序計(jì)數(shù)器的作用是確定下一條指令的地址。由于模型計(jì)算機(jī)只有 5 個(gè) 字節(jié)的機(jī)器碼，所以程序計(jì)數(shù)器 PC 的輸出只使用 3 位，當(dāng) IPC=0 時(shí)，計(jì)數(shù)器保持原狀態(tài)；IPC=1 時(shí)，計(jì)數(shù)器處于計(jì)數(shù)狀態(tài)，當(dāng)時(shí)鐘信號(hào) CLK 上升沿到來時(shí)，做加 1 運(yùn)算。 源程序 LIBRARY IEEE。 USE 。 USE 。 USE 。 理工大學(xué)學(xué)士學(xué)位論文 32 ENTITY PC IS PORT( IPC,CLK,CLR： IN STD_LOGIC。 PCOUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 END PC。 ARCHITECTURE A OF PC IS SIGNAL QOUT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN PROCESS(CLK,CLR,IPC) BEGIN IF(CLR=’0’) THEN QOUT=‖0000‖。 ELSIF(CLK’EVENT AND CLK=’1’) THEN IF(IPC=’1’) THEN QOUT=QOUT+1。 END IF。 END IF。 END PROCESS。 PCOUT=QOUT。 END A。 理工大學(xué)學(xué)士學(xué)位論文 33 圖 程序計(jì)數(shù)器功能仿真 波形 分析 ：時(shí)鐘信號(hào) CLK 周期設(shè)為 10ns，前 20nsCLR 信號(hào)設(shè)為低電平，程序計(jì)數(shù)器清零輸出為 000，第 20ns 之后 CLR=1，程序計(jì)數(shù)器開始隨時(shí)鐘上升沿開始計(jì)數(shù)，輸出地址為 000， 001， 010， 011， 100， 101， 110， 111，波形如圖 所示。 地址寄存器 MAR 說明：用 MAR 來保存當(dāng)前 CPU 所訪問的主存儲(chǔ)器單元的地址。 理工大學(xué)學(xué)士學(xué)位論文 34 開 始C LK = 1IM A R = 0Y輸 出 地 址 值Y結(jié) 束NN 圖 地址寄存器模塊程序流程圖 說明：用來保存當(dāng)前 CPU 所訪問的主存儲(chǔ)器單元的地址，由于主存儲(chǔ)器與 CPU 之間存在操作速度上的差別，所以必須使用地址寄存器來保存地址信息，直到主存儲(chǔ)器的讀 /寫操作完成為止。當(dāng) IMAR=0 且時(shí)鐘信號(hào) CLK 上升沿到來時(shí)，將地址存入，并直接輸出到存儲(chǔ)器的地址線上 . 源程序設(shè)計(jì) LIBRARY IEEE。 USE 。 ENTITY MAR IS PORT(ADDR_IN:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 IMAR:IN STD_LOGIC。 CLK:IN STD_LOGIC。 ADDR_OUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 END MAR。 ARCHITECTURE A OF MAR IS 理工大學(xué)學(xué)士學(xué)位論文 35 BEGIN PROCESS(CLK,IMAR) BEGIN IF(CLK’EVENT AND CLK=’1’) THEN IF (IMAR=’0’) THEN ADDR_OUT=ADDR_IN。 END IF。 END IF。 END PROCESS。 END A。 圖 地址寄存器功能仿真 理工大學(xué)學(xué)士學(xué)位論文 36 波形 分析 ：輸入等于輸出，當(dāng)?shù)刂芳拇嫘盘?hào) IMAR=0 時(shí)，將地址輸入， ADDR_IN設(shè)置為 000 到 100 循環(huán)， ADDR_OUT 輸出也是對(duì)應(yīng)的 000 到 1000，波形圖如圖 所示。 存儲(chǔ)器 RAM 說明：用于存儲(chǔ)程序和數(shù)據(jù) 開 始C S = 0W R = 0Y讀 出 地 址 內(nèi) 容N結(jié) 束寫 入 地 址 內(nèi) 容YN 圖 存儲(chǔ)器 RAM 程序流程圖 說明：計(jì)算機(jī)是按事先編寫的程序進(jìn)行運(yùn)算的，首先將編寫好的程序?qū)懭氪鎯?chǔ)器，計(jì)算機(jī)在運(yùn)行過程中對(duì)存儲(chǔ)器進(jìn)行讀寫 操作。存儲(chǔ)器，存儲(chǔ)內(nèi)容： 000— 00111110,001— 00000110， 010— 11000110， 011— 00000111， 100— 01110110 理工大學(xué)學(xué)士學(xué)位論文 37 源程序設(shè)計(jì) LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY RAM IS PORT(WR,CS:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 ADDR:IN STD_LOGIC_VECTOR(2 DOWNTO 0))。 END RAM。 ARCHITECTURE A OF RAM IS TYPE MEMORY IS ARRAY(0 TO 4) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN PROCESS(CS,WR) VARIABLE MEM:MEMORY。 BEGIN IF(CS=’0’) THEN IF(WR=’0’) THEN MEM(CONV_INTEGER(ADDR(2 DOWNTO 0))):=DIN。 ELSIF(WR=’1’) THEN DOUT=MEM(CONV_INTEGER(ADDR(2 DOWNTO 0)))。 END IF。 END PROCESS。 END A。 RAM 仿真波形 理工大學(xué)學(xué)士學(xué)位論文 38 圖 存儲(chǔ)器功能仿真 波形分析：輸入信號(hào)為地址信息 000— 100，五個(gè)內(nèi)存地址， CS 為片選信號(hào)， WR為讀寫控制端， DIN 為輸入的內(nèi)存內(nèi)容，波形圖中分別輸入的是 00111110， 00000110，11000110， 00000111， 01110110。輸出信號(hào)為 DOUT 輸出的是選中地址中相應(yīng)的內(nèi)容，如圖 所示，仿真波形圖驗(yàn)證了其功能的正確性。 數(shù)據(jù)寄存器 DR 說明：用來暫時(shí)存放由主存儲(chǔ)器讀出的一條指令或數(shù)據(jù) 理工大學(xué)學(xué)士學(xué)位論文 39 開 始C L K = 1ID R = 1Y寫 入 數(shù) 據(jù)YE D R = 1讀 出 數(shù) 據(jù)Y結(jié) 束NNN 圖 數(shù)據(jù)寄存器 DR 程序流程圖 說明：當(dāng) IDR=1 且時(shí)鐘信號(hào) CLK 上升沿到來時(shí)，將被選中的存儲(chǔ)單元中的數(shù)據(jù)存入 DR。當(dāng) EDR=1 時(shí) DR 輸出成高阻態(tài)；當(dāng) EDR=0 時(shí)， DR將所存儲(chǔ)數(shù)據(jù)送到數(shù)據(jù)總線。 源程序設(shè)計(jì) LIBRARY IEEE。 USE 。 ENTITY DR IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 IDR:IN STD_LOGIC。 理工大學(xué)學(xué)士學(xué)位論文 40 EDR:IN STD_LOGIC。 CLK:IN STD_LOGIC。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END DR。 ARCHITECTURE A OF DR IS SIGNAL REGQ:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN PROCESS(CLK,IDR,EDR) BEGIN IF(CLK’EVENT AND CLK=’1’) THEN IF(IDR=’1’) THEN REGQ=DATA_IN。 END IF。 END IF。 END PROCESS。 DATA_OUT=REGQ WHEN EDR=’0’ ELSE ―ZZZZZZZZ‖。 END A。 DR 仿真波形 理工大學(xué)學(xué)士學(xué)位論文 41 圖 數(shù)據(jù)寄存器 DR 功能仿真 波形 分析 ：輸入數(shù)據(jù)設(shè)置從 00000000 開始遞增 1， EDR 和 IDR 設(shè)置為 01 交替且在時(shí)鐘上升沿是不變化 的 ，當(dāng) IDR=1 且時(shí)鐘信號(hào) CLK 上升沿到來時(shí)，將被選中的存儲(chǔ)單元中的數(shù)據(jù)存入 DR。當(dāng) EDR=1 時(shí) DR輸出成高阻態(tài)；當(dāng) EDR=0 時(shí)， DR將所存儲(chǔ)數(shù)據(jù)送到數(shù)據(jù)總線 ， 仿真后如圖 所示，輸出 =輸入 ，數(shù)據(jù)寄存器模塊設(shè)計(jì)成功 。 理工大學(xué)學(xué)士學(xué)位論文 42 4 基于 VHDL 的 8 位模型計(jì)算機(jī)的實(shí)現(xiàn) 基于 VHDL 的 微程序執(zhí)行流程圖 圖 微程序執(zhí)行流程圖 開 始取 指 令 微 程 序 的 入 口 地 址從 C S 讀 微 指 令產(chǎn) 生 下 一 條 微 指 令 的 地 址取 指 令 微 程 序 完 了 嗎取 出 指 令是經(jīng) 指 令 譯 碼 器 譯 碼 ， 形 成 本 指 令 的 微 程 序 入 口 地址執(zhí) 行 微 程 序本 微 程 序 完 了 嗎 ？否是否理工大學(xué)學(xué)士學(xué)位論文 43 8 位模型機(jī)的頂層原理圖設(shè)計(jì) 圖 8 位模型計(jì)算機(jī)頂層設(shè)計(jì)原理圖 理工大學(xué)學(xué)士學(xué)位論文 44 基于 VHDL 的 8 位模型機(jī)工作流程 連接好頂層設(shè)計(jì)原理圖或頂層文件編程后，編譯成功，就可以進(jìn)行工作其工作過程如下： （ 1） 上電復(fù)位（ CLR=0）后，程序計(jì)數(shù)器 PC 清零，即 PC 的狀態(tài)是 000；節(jié)拍發(fā)生器產(chǎn)生 T0 節(jié)拍，即 T0=1；在 T0 節(jié)拍內(nèi)， IMAR=0，將 PC 內(nèi)容送入地址寄存器 MAR，使存儲(chǔ) 器的地址線為 000，由存儲(chǔ)器 EPROM 讀出指令操作碼 00111110，并送入 DR的輸入端。第 1 個(gè) CLK 的下降沿到達(dá)時(shí)， T0 節(jié)拍結(jié)束，開始 T1 節(jié)拍。 （ 2） 在 T1=1 節(jié)拍期間， IDR=1；在第 2 個(gè) CLK 上升沿到來時(shí)，將指令操作碼00111110 送入 DR，并直接送到內(nèi)部數(shù)據(jù)總線。第 2 個(gè) CLK 的下降沿到達(dá)時(shí)， T1 節(jié)拍結(jié)束，開始 T2 節(jié)拍。 （ 3）在 T2=1 節(jié)拍期間， IIR=0； IPC=1。當(dāng) IPC=1 時(shí)，且在第 3 個(gè) CLK 上升沿到來時(shí)， PC 執(zhí)行 PC+1 操作，即 PC 內(nèi)容由 000 變成 IIR=0，第 3 個(gè) CLK 的上升沿到來時(shí)，內(nèi)部數(shù)據(jù)總線上的操作碼存入指令寄存器 IR，并進(jìn)行譯碼，譯碼輸出為 LD=1；表明下一步應(yīng)取操作數(shù)。在第 3 個(gè) CLK 下降沿到達(dá)時(shí)， T2 節(jié)拍結(jié)束，開始 T3 節(jié)拍。 （ 4）在 T3=1 節(jié)拍期間，因?yàn)?LD=1，所以 IMAR=0；在第 4 個(gè) CLK 上升沿到來時(shí)，MAR將 PC 的 001存入，存儲(chǔ)器的地址線為 001。由存儲(chǔ)器 EPROM讀出操作數(shù) 00000010，該數(shù)在外部數(shù)據(jù)總線上。在第 4 個(gè) CLK 下降沿到達(dá)時(shí)