【正文】 SE 順序處理語句； ELSE IF 條件 THEN 順序處理語句； ELSE 順序處理語句； END IF； （ 2） CASE 語句 CASE 語句常用來描寫總線行為、編碼器和譯碼器的結(jié)構(gòu)。與 IF 語句表可讀性好， 非常簡潔。其書寫格式為： CASE 表達(dá)式 IS WHEN 條件表達(dá)式 =順序處理語句； END CASE。 條件句中的 “=” 不是操作符，只相當(dāng)于 “THEN” 作用。 仿真設(shè)計(jì) 當(dāng)用 VHDL 語言描述一個(gè)電子系統(tǒng)之后，需要驗(yàn)證其正確性，而仿真則是在電子系統(tǒng)設(shè)計(jì)過程中用來對設(shè)計(jì)者的描述和設(shè)計(jì)結(jié)果進(jìn)行查錯(cuò)、驗(yàn)證的一種方法。仿真是利用計(jì)算機(jī)硬件平臺， EDA 工程設(shè)計(jì)環(huán)境搭建虛擬的設(shè)計(jì)系統(tǒng)，在計(jì)算機(jī)上進(jìn)行波形分析、時(shí)序分析、功能驗(yàn)證的過程。仿真過程與模擬過程不同，模擬過程是以硬件實(shí)驗(yàn)測試為基礎(chǔ)，而仿真 第二章 VHDL 語言的基本設(shè)計(jì)結(jié)構(gòu) 19 過程是軟件分析驗(yàn)證為基礎(chǔ)，在 EDA工程的設(shè)計(jì)流程里，仿真是重要過程之一。 現(xiàn)代電子設(shè)計(jì)方法 和 EDA 工具的發(fā)展，已經(jīng)不用經(jīng)典的實(shí)驗(yàn)板法來仿真大規(guī)模復(fù)雜電路。利用計(jì)算機(jī)進(jìn)行仿真，在輸入端加入數(shù)據(jù)，稱為測試矢量，在輸出端得到輸出數(shù)據(jù)，比較輸出數(shù)據(jù)是否達(dá)到設(shè)計(jì)目標(biāo)，就能完成仿真的目的，仿真系統(tǒng)構(gòu)成如下圖 21所示： 圖 21 仿真系統(tǒng)的構(gòu)成 在硬件系統(tǒng)設(shè)計(jì)過程中，一般要進(jìn)行 3 次仿真：行為仿真、 RTL 仿真和門級仿真，一般前兩種為功能仿真，后一種為時(shí)序仿真 VHDL 特點(diǎn) 與其他硬件描述語言相比， VHDL 具有以下特點(diǎn)： （ 1） 功能強(qiáng)大、設(shè)計(jì)靈活。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言雖不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 （ 2） 支持廣泛、易于修改。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定 了基礎(chǔ)。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 （ 3） 強(qiáng)大的系統(tǒng)硬件描述能力。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣性延遲和傳輸硬件描述語言 圖形輸入 數(shù)據(jù)庫 仿真數(shù)據(jù) 激勵(lì)波形控制命令 仿真器 輸出波形 第二章 VHDL 語言的基本設(shè)計(jì)結(jié)構(gòu) 20 延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 （ 4） 獨(dú)立于器件的設(shè)計(jì)、與 工藝無關(guān)。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。 （ 5） 很強(qiáng)的移植能力。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 （ 6） 易于共享和復(fù)用。 VHDL 采用基于庫（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。 這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊 ， 將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，減少硬件電路設(shè) 計(jì) 。 第三章 仿真軟件 QUARTUSII 的介紹 第三章 仿真軟件 QUARTUS II 的介紹 QuartusII 的原理 QuartusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 QuartusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA軟件。在 QuartusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QuartusⅡ 開發(fā)系統(tǒng)的 特點(diǎn)： 一、開放的界面 QuartusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 二、與結(jié)構(gòu)無關(guān) QuartusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司所有可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 三、完全集成化 QuartusⅡ 的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。 四、豐富的設(shè)計(jì)庫 QuartusⅡ 提供豐富的庫單 元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 五、模塊化工具設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 六、硬件描述語言 （ HDL） QuartusⅡ 軟件支持各種 HDL設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog HDL和 Altera自己的硬件描述語言 AHDL。 Altera公司最新的綜合性 PLD開發(fā)軟件，支持原理圖、 VHDL、 Verilog HDL、 AHDL等多種輸入方式，內(nèi)嵌自有的綜合器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD設(shè)計(jì)流程。此外， QuartusII通過和 DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP應(yīng)用系統(tǒng)；支持 Altera的片上可編程系統(tǒng)（ SOPC）開發(fā)，即集系統(tǒng)級設(shè)計(jì)、嵌入式開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺，它集成了 Altera的 FPGA/CPLD開發(fā)流程所涉及的所有工具和第三方軟件接口。通過使用此綜合開發(fā)工具，設(shè)計(jì)者可以創(chuàng)建、組織和管理自己的設(shè)計(jì)。 第三章 仿真軟件 QUARTUSII 的介紹 22 QuartusII 的介紹及其功能 Max+PlusII作為 Altera的上一代 PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 QuartusII與之相比不僅僅是支持器件類型的豐富和圖形界面的改變， Altera在QuartusII中包含了許多諸如 Signal TapII、 Chip Editor和 RTL viewer的設(shè)計(jì)輔助工具，集成了 SOPC和 HardCopy設(shè)計(jì)流程，并且繼承了 Max+PlusII友好的圖形界面及簡便的使用方法。 QuartusII的圖形用戶界面中有 以下幾個(gè)子窗口： ? Project navigator窗口 項(xiàng)目導(dǎo)航窗口，包括 3個(gè)可以切換的標(biāo)簽； Hierachy標(biāo)簽用于層次顯示；提供了邏輯單元、寄存器、存儲器使用等信息； File和 Design Units提供了工程文件和設(shè)計(jì)單元的列表； ? 編輯輸入窗口 設(shè)計(jì)輸入的主窗口，無論原理圖還是語言編譯、仿真的報(bào)告都顯示在這里； ? Status窗口 狀態(tài)窗口， 用以顯示各系統(tǒng)運(yùn)行階段的進(jìn)度； ? Message窗口 消息窗口，實(shí)時(shí)提供系統(tǒng)消息、警告和錯(cuò)誤等消息； ? Tc1 Console窗口 Tc1命令窗口，可以直接輸入 Tc1命令或腳本文件； （ 1）設(shè)計(jì)輸入 Text Editor 設(shè)計(jì)輸入是使用 QuartusII軟件的模塊輸入方式、文本輸入方式、 Core輸入方式和 EDA設(shè)計(jì)輸入工具等表達(dá)用戶的電路構(gòu)思，同時(shí)使用分配編輯 器 Assignment Editor設(shè)定初始設(shè)計(jì)約束條件。 （ 2）綜合 Analysisamp。Synthesis 綜合是將 HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門、 RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化所生成的邏輯連接，輸出 edf或 vqm等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供布局布線器進(jìn)行實(shí)現(xiàn)。除了可以用 QuartusII軟件 第三章 仿真軟件 QUARTUSII 的介紹 23 的 Analysisamp。synthesis命令綜合外，也可以使用第三方綜合工具，生成與 QuartusII軟件配合使用的 edf網(wǎng)表文件或 vqm文件。 . （ 3）布局布線 Fitters 布局布線的輸入文件是綜合后的網(wǎng)表文件， QuartusII軟件中布局布線包含分析布局布線結(jié)果、優(yōu)化布局布線、增量布局布線和通過反標(biāo)保留分配等。 （ 4）時(shí)序分析 Timing Analyzer 時(shí)序分析允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能，并協(xié)助引導(dǎo)布局布線滿足設(shè)計(jì)中的時(shí)序分析要求。默認(rèn)情況下，時(shí)序分析作為全編譯的一部分自動(dòng)運(yùn)行，它觀察和報(bào)告時(shí)序信息如建立時(shí)間、保持時(shí)間、時(shí)鐘至輸出延時(shí)、最大時(shí)鐘頻率以及設(shè)計(jì)的其他時(shí)序特性，可以使用時(shí)序分析的信息分析，調(diào)試和驗(yàn)證設(shè)計(jì)的時(shí)序性能。 （ 5）仿真 Simulator 仿真分為功能仿真和時(shí)序仿真。功能仿真主要是驗(yàn)證電路功能是否符合設(shè)計(jì)要求；時(shí)序仿真包含了延時(shí)信息，它能較好地反映芯片的設(shè)計(jì)工作情況，可以使用 QuartusII集成的仿真工具仿真，也可以使用第三方工具 Modelsim對設(shè)計(jì)進(jìn)行仿真。 （ 6）編程和配置 Assembler 編程和配置是在全編譯完成后，對 Altera器件進(jìn)行編譯和配置，它包括 Assembler（生成編程文件）、 programmer（建立包含設(shè)計(jì)所有器件名稱和選項(xiàng)的鏈?zhǔn)轿募?、轉(zhuǎn)換編程文件等。 QuartusII 對 設(shè)計(jì)進(jìn)行仿真 利用 QuartusII 對一個(gè)設(shè)計(jì)進(jìn)行編譯、仿真等的流程如下： QuartusII 支持多種輸入方式，本論文設(shè)計(jì)中我們選擇文本輸入方式中的 VHDL 語言輸入方式。程序輸入完成后，將文本文件保存并添加到工程。 QuartusII 將一個(gè)完整編譯分為 Analysisamp。Synthesis 綜合、 Fitters 布局布線、Assembler 編程和配置和 Timing Analyzer 時(shí)序分析 4個(gè)階段。用戶可以分別進(jìn)行編譯這 4個(gè)階段，也可以讓 QuartusII 自動(dòng)完整編譯這 4 個(gè)階段。本論文中 ，我們讓 QuartusII 進(jìn)行自動(dòng)編譯。 （ 1）啟動(dòng)編譯后，首先執(zhí)行 Analysisamp。Synthesis 分析與綜合，這一階段中將檢查工程的邏輯完整性和一致性，并檢查邊界連接和語法錯(cuò)誤。如果 message 欄提示無錯(cuò)誤，表 第三章 仿真軟件 QUARTUSII 的介紹 24 示綜合成功，這時(shí)將構(gòu)成工程數(shù)據(jù)庫，此數(shù)據(jù)庫包含有完全優(yōu)化且合適的工程，工程將用于為時(shí)序仿真、時(shí)序分析、器件編程等建立一個(gè)或多個(gè)文件。 （ 2）然后執(zhí)行的是 Fitters 布局布線， QuartusII 中的布局布線，就是使用由綜合生成的網(wǎng)表文件，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配， 它將每個(gè)邏輯功能分配給最好的邏輯單元位置進(jìn)行布線和時(shí)序，并選擇相應(yīng)的互連路徑和管腳分配。如果沒有對設(shè)計(jì)設(shè)置任何約束條件，則布局布線器件自動(dòng)優(yōu)化設(shè)計(jì)，在本論文中，我們不設(shè)置約束條件。 （ 3）當(dāng) QuartusII 成功分析綜合工程后， QuartusII 就自動(dòng)對 Altera 器件進(jìn)行編程和配置。 在整個(gè)設(shè)計(jì)流程中，完成了設(shè)計(jì)輸入以及成功綜合、布局布線，只能說明設(shè)計(jì)符合一定的語法規(guī)范