【導(dǎo)讀】隨著電子技術(shù)的快速發(fā)展，對(duì)通信系統(tǒng)功能的要求不斷提高?；谕瑯拥挠布h(huán)境，由軟件來完成不同的通信功能的方式趨于成熟。FPGA等成了現(xiàn)代通信系統(tǒng)的主要角色[1]。FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和I／O單元都可以由用戶編。程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計(jì)需求。其速度快，功耗低，通用性強(qiáng)，特別。使用FPGA還可以實(shí)現(xiàn)動(dòng)態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)。數(shù)字調(diào)制解調(diào)是無線通信中一個(gè)重要技術(shù)之一。1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合成的芯片；2）FPGA可做其它全定制或半定制ASIC電路的中試樣片；3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳；4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一；5)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。通信系統(tǒng)的目的是將信息從發(fā)送端高效、可靠、安全地傳送到接收端。

　　

【正文】 RDE N AQP R EC L R=A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]E Q U A LSELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1 t [ 3 . . 0 ]crc_ e n c[ 0 ]crc_ e n c[ 2 ]crc_ e n c[ 1 5 ]cl kxcrc_ scrc_ re g [ 1 5 . . 0 ] t ~[ 3 . . 0 ]4 39。 h 0 Eq u a l 02 8 39。 h 0 0 0 0 0 0 0 3 2 39。 h 0 0 0 0 0 0 0 0 crc_ s ~re g 0crc_ re g [ 1 5 . . 0 ] ~re g 0crc_ re g ~[ 1 5 . . 0 ]1 6 39。 h 0 0 0 0 A d d 04 39。 h 1 re s e t 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 28 同時(shí)，通過 simulation 仿真得到 如 下 圖所示的仿真結(jié)果 。 驗(yàn)證 0000001010101000 1000010101010101 crcenc[15]=crcreg[14]⊕ crcreg[15]⊕ x。即 1=0⊕ 0⊕ 1滿足； crcenc[14:3]=crcreg[13:2]。即 000001010101=00000110100101 滿足； crcenc[2]=crcreg[1]⊕ crcreg[15]⊕ x。即 1=0⊕ 0⊕ 1滿足； crcenc[1]=crcreg[0]；即 0=0 滿足； crcenc[0]=crcreg[15]⊕ x。即 1=0⊕ 1滿足。 卷積碼的 FPGA 實(shí)現(xiàn) 用 Verilog 實(shí)現(xiàn)（ 2,1,2）卷積碼編碼器 經(jīng)過 QuartusⅡ 得到如 下 圖所示的 RTL 結(jié)構(gòu) 。 cl kr e se tst a t e . s0st a t e . s1st a t e . s2st a t e . s3xs3s2s1s0cl kcl k 1n e x t _ st a t e : s0n e x t _ st a t e : s1n e x t _ st a t e : s2n e x t _ st a t e : s3r e se ts3s2s1s0DE N AQP R EC L R010D QP R EE N AC L RS E L [ 3 . . 0 ]D A T A [ 3 . . 0 ]O U TS E L E C T O RS E L [ 3 . . 0 ]D A T A [ 3 . . 0 ]O U TS E L E C T O R01DE N AQP R EC L RSELD A T A AD A T A BO U T 0M U X 2 1n e x t _ s t a t es t a t ecl k1cl k1 ~0e n c_ o u t [ 1 . . 0 ]Se l e ct o r4Se l e ct o r5y ~0y ~r e g 0e n c_ o u t ~[ 1 . . 0 ]2 39。 h 0 cl kre s e txy x=1 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 29 同時(shí)，通過 Simulation 仿真得到如 下 圖所示的仿真結(jié) 果 。 驗(yàn)證輸入 10111 輸出 11,10,00,01,10,01,11 由（ 2,1,2）編碼器可知兩個(gè)脈沖沖激響應(yīng) g0 =(111) g1=(101) 將兩個(gè)沖激響應(yīng)進(jìn)行交織構(gòu)成生成矩陣 gg 1000 gg 1101 gg 1202 gg1000 gg 1101 gg 1202 G= gg 1000 gg 1101 gg 1202 gg1000 gg 1101 gg 1202 gg1000 gg 1101 gg 1202 C=UG=[1 0 1 1 1] 1 1 1 0 1 1 =[11 10 00 01 10 01 11] 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 與仿真結(jié)果相吻合，所以正確。 RS 碼的 FPGA 實(shí)現(xiàn) 使用 Verilog 實(shí)現(xiàn) RS（ 10， 8）的編碼電路 。 QuartusⅡ 得到如圖所示的 RTL 結(jié)構(gòu) 。 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 30 +A [ 3 . . 0 ]B [ 3 . . 0 ]A D D E RD QP R EE N AC L R D QP R EE N AC L R010010010010=A [ 3 . . 0 ]B [ 3 . . 0 ]E Q U A L=A [ 3 . . 0 ]B [ 3 . . 0 ]E Q U A L=A [ 3 . . 0 ]B [ 3 . . 0 ]E Q U A LD QP R EE N AC L R01001001010SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 10A d d 04 39。 h 1 t [ 3 . . 0 ]D 1 [ 3 . . 0 ]D 1 ~1D 1 ~4D 1 ~6D 1 ~8D 1 ~9D 1 ~1 0D 1 ~1 1D 1 ~1 2Eq u a l 04 39。 h 0 Eq u a l 14 39。 h 8 Eq u a l 24 39。 h 9 x _ i n [ 3 . . 0 ]x _ i n ~0x _ i n ~1x _ i n ~2x _ i n ~3x _ i n ~4x _ i n ~5x _ i n ~7 t ~[ 3 . . 0 ]4 39。 h 0 t ~[ 7 . . 4 ]4 39。 h 9 D 1 ~[ 1 6 . . 1 3 ]4 39。 h 0 x _ i n ~[ 1 1 . . 8 ]4 39。 h 0 y ~[ 3 . . 0 ]y ~[ 7 . . 4 ]cl kre s e tx [ 3 . . 0 ]y [ 3 . . 0 ]x _ i n ~6 同時(shí)，通過 Simulation 仿真得 到如 圖所 示 的 仿真結(jié) 果 。 驗(yàn)證輸入 [1 2 3 4 5 6 7 8] 輸出 [1 2 3 4 5 6 7 8 8 0]。 RS(10,8)是 RS（ 15,13）的縮短碼 ， RS(10,8)是利用 8 個(gè)信息符號(hào)得到長度為 10的編碼。碼元符號(hào)取自域 GF(24)即 m=4。域 GF(24)的本原多項(xiàng)式為 a4+a+1； RS 碼的生成多項(xiàng)式為 g(x)=(x+a)(x+a2)=x2+(a2+a)x+a3=x2+6x+8。 輸入符號(hào)為 [1 2 3 4 5 6 7 8]，則信息段多項(xiàng) d(x)=x7+2x6+3x5+4x4+5x3+6x2+7x+8；由于碼元取自 域 GF(24)，所以一個(gè)符號(hào)可以由 4個(gè)比特表示， x2d(x)的二進(jìn)制表示為 [0001 0010 0011 0100 0101 0110 0111 1000 0000 0000]。計(jì)算 x2d(x)/g(x)得到余式 r(x)的二進(jìn)制表示為 [1000 0000]，因此校驗(yàn)位為 [8 0]，則生成碼字為 [1 2 3 4 5 6 7 8 8 0]。 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 31 結(jié) 論 信道編碼技術(shù)是移動(dòng)通信中提高系統(tǒng)傳輸數(shù)據(jù)可靠性的有效方法， 若干年來，隨著通信技術(shù)的發(fā)展和實(shí)際應(yīng)用的不斷增加，人們一直在努力尋找能夠更加先進(jìn)的 CDMA 移動(dòng)通信系統(tǒng)的信道編碼技術(shù)，從早期的分組碼、代數(shù)碼到 Turbo 碼、 LDPC 碼，它們的優(yōu)異性能及其在信息可靠性傳輸中有著良好的應(yīng)用前景，例如光通信、深空通信 、 第四代移動(dòng)通信、高速與甚高速數(shù)字用戶線等，這些已成為 當(dāng)今信道編碼領(lǐng)域最矚目的研究熱點(diǎn) [15]。 同樣 以硬件描述語言 所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。 FPGA 及其應(yīng)用技術(shù)在全世界范圍內(nèi)，成為了電子系統(tǒng)設(shè)計(jì)領(lǐng)域的熱門技術(shù)。 在此背景下，本文首先對(duì) 信道編碼 和 FPGA的基本思想進(jìn)行了分析，其次我們主要研究了信道編碼中的線性分組碼、 CRC碼、 卷積碼和 RS碼的理論知識(shí)，最后我們利用Verilog語言對(duì)信道編碼進(jìn)行了編程，完成了信道編碼的 FPGA實(shí)現(xiàn)。 信道編碼技術(shù)是一個(gè) 具有挑戰(zhàn)性的課題，而 FPGA是一個(gè)正在發(fā)展和完善的技術(shù) 。本文的研究尚且停留在整個(gè)領(lǐng)域的一個(gè)皮毛階段，今后會(huì)以本文的研究為基礎(chǔ)繼續(xù)對(duì)該領(lǐng)域進(jìn)行系統(tǒng)深入的研究。 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 32 謝 辭 時(shí)光 飛逝，轉(zhuǎn)眼間我的大學(xué)學(xué)習(xí)生活就要結(jié)束了， 一個(gè)新的起點(diǎn)即將開始。在這里，向在這 四 年的求學(xué)時(shí)光中曾經(jīng)幫助過我的老師，師兄，師姐，同學(xué)和我的 家人 朋友們表示衷心的謝意 ！ 首先， 非常 感謝我的導(dǎo)師宗靜靜老師對(duì)我論文選題、寫作等多方面的指導(dǎo)和關(guān)懷。在整個(gè)畢業(yè)設(shè)計(jì)過程中，宗老師總是非常和藹的給予我很多幫助，不但幫助我查詢相關(guān)資料指導(dǎo)我的理論學(xué) 習(xí)，而且還在生活中給了我無微不至的關(guān)心和愛護(hù)，讓我能夠及時(shí)的調(diào)整自己積極的進(jìn)行研究。在完成論文之際，也再次向四年 來 所有 培養(yǎng)撫育我的恩師表示最誠摯的謝意 ! 感謝同一課題組的 各位同學(xué)們， 他們?cè)谖业恼n題研究和論文寫作過程中提出了很好的建議，對(duì)我?guī)椭艽螅诖酥乱哉鎿吹闹x意。 感謝父母在我的成長道路上付出的辛勤勞動(dòng)，他們的支持是我不斷前進(jìn)的動(dòng)力。 再次深深地感謝所有關(guān)心我的人。 最后感謝答辯組的所有老師們！ 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 33 參考文獻(xiàn) [1] 薛小剛 .Xilinx ISE FPGA/CPLD 設(shè) 計(jì)指南 [M].北京：人民郵電出版社， 2020. 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