【正文】 表 C語言 Verilog HDL function module,function Ifthenelse Ifthenelse for for while while case case break break define define printf printf int int 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 18 表 32 C語言與 Verilog HDL的運(yùn)算符比較 C語言 Verilog HDL 功能 + + 加 減 * * 乘 / / 除 % % 取模 ! ! 邏輯非 amp。從語法結(jié)構(gòu)上看， Verilog HDL語言與 C 語言有許多相同相似之處，繼承和借鑒了 C 語言的很多語法結(jié)構(gòu)，表 31 中列舉了兩種語言的許多相似之處，表 32中對比了兩者的運(yùn)算符，可以看出兩者的運(yùn)算符幾乎相同。 ⑤ 可以用 /*??*/ 和 //?? 對 Verilog HDL 程序的任何部分作注釋。 ③ Verilog HDL 程序的書寫格式自由，一行可以寫幾個(gè)語句，一個(gè)語句也可以分多行寫。每個(gè)模塊的內(nèi)容都是嵌在 module 和 endmodule 兩個(gè)語句之間，每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。目前常用的硬件描述語言有 VHDL 和 Verilog HDL,它們都已經(jīng)成為 IEEE 標(biāo)準(zhǔn)。與傳統(tǒng)的原理圖設(shè)計(jì)設(shè)計(jì)方法相比， HDL 語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計(jì)者在比較抽象的層次上對所設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)和功能進(jìn)行描述。 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 17 在本次畢業(yè)設(shè)計(jì)中我采用了 Verilog 語言對信道編碼進(jìn)行編程。由于這種語言有簡潔、高效、易用、功能強(qiáng)等優(yōu)點(diǎn)，因此逐漸為眾多設(shè)計(jì)者接受和喜愛。 Verilog 語言 Verilog HDL語言是 1983年由 GDA(Gateway Design Automation)公司的 Phil Moorby首創(chuàng)的，之后 Moorby 又設(shè)計(jì)了 Verilog—XL仿真器， Verilog—XL仿真器大獲成功，也使得 Verilog HDL 語言得到推廣使用。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到 數(shù)字系統(tǒng)設(shè)計(jì)者 的歡迎。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充 分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TCL 腳本 完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 鑒于本次畢業(yè)設(shè)計(jì)的需求，我選擇了 FPGA 中的開發(fā)工具 QuartusII。 五是 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 三是 FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 的基本特點(diǎn)主要有： 一是采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 FPGA。兼容了 PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。 （ 6） 內(nèi)嵌專用硬核 這里的內(nèi)嵌專用硬核主要指那些通用性相對較弱，不是所有 FPGA 器件都包含硬核（ Hard Core） 。 （ 4） 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動(dòng)能力和傳輸速度。 FPGA 內(nèi)部嵌入可編程 RAM模塊，大大地拓展了 FPGA 的應(yīng)用范圍和使用靈活性。 （ 2） 可編程編輯單元 基本可編程邏輯單元式可編程邏輯的主體，可以根據(jù)設(shè)計(jì)靈活地改變其內(nèi)部連接與配置，完成不同的邏輯功能。 可編程 I/O 單元支持的電氣標(biāo)準(zhǔn)因工藝而異，不同器件商不同器件族的 FPGA 支持的 I/O 標(biāo)準(zhǔn)也不同，一般來說，常見的電氣標(biāo)準(zhǔn)有 LVTTL、 LVCMOS、 SSTL、 HSTL、LVDS、 LVPECL 和 PCI 等。 每個(gè)單元的基本概念介紹如下 [12]： （ 1） 可編程輸入 /輸出單元 輸入 /輸出（ Input/Output）單元 簡稱 I/O 單元 ，它們是芯片與外界電路的接口部分，完成不同 電氣特性下對輸入 /輸出信號的驅(qū)動(dòng)與匹配需求?；谶@種情況，可編程邏輯器件的出 現(xiàn)和發(fā)展大大改變了傳統(tǒng)的設(shè)計(jì)方法，這種方法使得電子系統(tǒng)設(shè)計(jì)變得更加簡單方便，靈活快速 現(xiàn)在隨著系統(tǒng)級 FPGA 以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來越重要。集成電路的設(shè)計(jì)正朝著速度快性能高容量大體積小和微功耗的方向發(fā)展。另外它的邏輯功能絕不限于邏輯門，而是可以具有較為復(fù)雜的邏輯功能，從而使得整個(gè)芯片的功能大大加強(qiáng) [11]。自從 20 世紀(jì) 80 年代中期 Xilinx 公司生產(chǎn)了世界上第一片 FPGA 器件起，這種新型的可編 程邏輯器件便以其優(yōu)越的性能獲得了業(yè)界設(shè)計(jì)人員的青睞，應(yīng)用迅速普及起來。 由于 RS 碼是對多進(jìn)制符號糾錯(cuò)， RS 碼可用于糾正突發(fā)錯(cuò)誤。其中 2m進(jìn)制應(yīng)用更為廣泛。它最早由 Reed 和 Solomon 提出，稱為 Reed—Solomon 碼，簡稱 為 RS 碼。其它 碼參數(shù)為： 碼長 n? 2m1 （ n 必為 2m1的一個(gè)因子） ； 監(jiān)督位 nk? mt； 最小距離 dmin? 2t+1。這種關(guān)系是通過近代代數(shù)理論，找出多 項(xiàng)式的根與碼距的確定關(guān)系。并且 ： ))()()(()( 129633 ???? ????? xxxxxm 利用表 22將上式展開得 1)( 2343 ????? xxxxm x 同樣可求得 ??? 最小多項(xiàng)式 1)( 41 ??? xxm x ?? 5? 最小多項(xiàng)式 1)( 25 ??? xxm x ?? 7? 最小多項(xiàng)式 1)( 347 ??? xxm x 表 22 GF（ 24）的非零元素 ??? ?? 22? ?? 33? 14 ???? ????? ??? ? 25 1）（ ?????? 2326 ???? ）（ 1334237 ??????? ???????? ）（ 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 13 11 22438 ???????? ???????? ）（ ????? ???? 329 1）（ 1224310 ??????? ???????? ）（ ??????? ?????? 23211 1）（ 1232342312 ?????????? ??????????? ）（ 11 232342313 ??????????? ??????????? ）（ 11 3342314 ???????? ???????? ）（ 11 4315 ????? ????? ）（ BCH 碼 BCH 碼是一類最重要的循環(huán)碼，能糾正 多個(gè)隨機(jī)錯(cuò)誤。 以 GF（ 24）域?yàn)槔?，來說明最小多項(xiàng)式的求法。對于任意正整數(shù) l均有 ： 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 12 )]([ 2xf l = )2(xlf 最小多項(xiàng)式 設(shè) ? 為有限域 GF（ 2n） 中任一元素，則 具有二元域系數(shù)并以 ? 為根的最低多項(xiàng)式m(x)就稱為 ? 的最小多項(xiàng)式。 式中 系數(shù)是二元域的元素（即ai =0 或 1； i=0,1, 有限域 GF（ 2n）的元素可以用所有次數(shù)低于 n的多項(xiàng)式來代表；有限域 GF（ 2n）中的 2n 1 個(gè)非零元素又可以 用本原元的各次（從 1~2n 1）冪來代表。 設(shè) p(x)是 n次不可約，如果 p(x)的根就是 ? 和 ? +1，因?yàn)閷?? （和 ? +1）代入 p(x)均等于零，事實(shí)上從乘法表可知 ?2 = ? ⊙ ? =? ⊕ 1。而將有限域乘法群的生成元成為這個(gè)有限域的本原元。 定義 G是一個(gè) n階交換群，并且 G中有一個(gè) n階元素 a存在，則 G={a}={ aaaa n 1210 , ???? } 就叫做（ n階）循環(huán)群，而 a就叫做 G 的一個(gè)生成元。 可以證明，若 G是有限交換群，則 G中任一元素都是有限階的。 G中元素的個(gè)數(shù)就叫作 G 的階。與域的情況相似，若 G 含有無限多個(gè)元素，則 G叫作無限交換群。 顯然，任意一個(gè)域 F中的全體元組成的集，對于 F中的加法運(yùn)算來說是一個(gè)交換群，這個(gè)交換群叫作域 F的 加法群。 上述（ 1）（ 2）（ 3）（ 4）運(yùn)算規(guī)則往往被稱作交換群公理。要滿足 ： a?b∈ G,對任意 a， b∈ G 即 G 對于所規(guī)定的乘法運(yùn)算是封閉的，我們就稱 G 對于所規(guī)定的乘法運(yùn)算是一個(gè)交換群。可以證明，若 q 不是素?cái)?shù)，則 Fq對模 q加法和乘法也不是域。它正好包含 p 個(gè)元素，所以它 是一個(gè) p 元有限域。令 Fp表示所有小于 p的非負(fù)整數(shù)的集合即 ： Fp={0,1,2，???， p1} 雖然，對于普通的加法和乘法， Fp不封閉，所以它不是域。 模 p(p 是素?cái)?shù) )運(yùn)算的剩余構(gòu)成有限域 GF[13]。 可以證明，任何有限域元素的個(gè)數(shù)一定是某一素?cái)?shù)的冪。有限域又稱為伽羅華 （ Galois） 域。 域 F 中元素的個(gè)數(shù)叫作 F 的階，如果 F 的階是無限的，就把 F 叫作無限域。域中每一個(gè)元素都有 唯一的負(fù)元素使得任一元素與它的負(fù)元素之和為零。域中任意兩個(gè)元素的和仍是域大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 10 中的元素，并且滿足交換律和分配律。 則稱 F 對于所規(guī)定的加法運(yùn)算和乘法運(yùn)算是一個(gè)“域” [13]。 （ 2） 對任 意 a,b∈ F,有 a?b∈ F。 RS 碼 有限域的基本概念 定義 設(shè) F 是 一個(gè)非空集， F 的成員叫作元素或 簡稱元。例如，若當(dāng)前的狀態(tài)為 11，即 d狀態(tài)，則當(dāng)下一時(shí)刻的輸入信息位 u1=0時(shí)，輸出碼字 c1=01， 下一個(gè)狀態(tài)為狀態(tài) c。 表 21 寄存器狀態(tài)表 uj uj1? sj 0 0 a 0 1 c 1 0 b 1 1 d 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)（論文） 9 下面給出二元（ 2,1,2）卷積碼的狀態(tài)圖，如圖 22 所示 。所以為決定下一時(shí)刻編碼器的輸出。在某 j 時(shí)刻，卷積碼的輸出可以表示為： uucuuucjjjjjjj22211???????? (217) 由 217式可知卷積碼的輸出取決于 uj uj1 uj23個(gè)值，其中 uj是當(dāng)前的輸入值， uj1和 uj2是以前輸入的兩個(gè)值。 對于一個(gè)（ 2,1,2）卷積碼編碼器，已知 k=1， m=2， mk=2,則其可能的狀態(tài)數(shù)是 22=4個(gè)。其中編碼器的當(dāng)前狀態(tài)就是目前各個(gè)移位寄存器中所存儲(chǔ)的內(nèi)容，隨著信息序列的不斷輸入，編碼器就不斷地從一個(gè)狀態(tài) 跳轉(zhuǎn)到另一個(gè) 狀態(tài)，并輸出相應(yīng)的碼序列。首先，說明卷積編碼器的狀態(tài)。 圖 21 （ 2,1,2）卷積碼的編碼框圖 若輸入信息序列為： ,...),10( uuu ? (211) 則對應(yīng)輸出為兩個(gè)碼字序列： ,