【正文】 用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析； （ 8） 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； （ 9） 使用組合編譯方式可一次完成整體設(shè)計流程； （ 10） 自動定位編譯錯誤； （ 11） 高效的期間編程與驗證工具； （ 12） 可讀入標準的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； （ 13） 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 1989 年， Cadence 收購了 GDA， 1990 年， Cadence公司發(fā)表了 Verilog HDL，并成立了 OVI組織（ Open Verilog International） 專門負責 Verilog HDL 的發(fā)展。 Verilog HDL 于 1995 年成為 IEEE 標準，稱為 IEEE Standard 13641995[14]。 采用硬件描述語言 進行設(shè)計 采用硬件描述語言 （ Hardware Description Language,HDL） 進行電路與系統(tǒng)的描述是當前 EDA 技術(shù)的一個特征。 采用 HDL 語言設(shè)計的突出優(yōu)點是：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；大 范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復用、交流、保存和修改等。 Verilog HDL 語言的結(jié)構(gòu) ① Verilog HDL 程序是由模塊構(gòu)成的。 ② 每個模塊首先要進行端口定義，并說明輸入 (input)和輸出 (output)，然后對模塊 的功能進行邏輯描述。 ④ 除了 endmodule 語句外，每個語句的最后必須有分號。 HDL 語言的歷史及與 C 語言的比較 Verilog HDL 語言是在 C 語言的基礎(chǔ)上發(fā)展而來的。當然 Verilog HDL 作為一種硬件描述語言，與 C 語言還是有著本質(zhì)的區(qū)別的。amp。amp。 amp。能夠在多個層次上對所設(shè)計的系統(tǒng)加以描述，從開關(guān)級、門級、寄存器傳輸級 （ RTL） 到行為級等，都可以勝任，設(shè)計的規(guī)模是任意的，語言不對設(shè)計的規(guī)模施加任何限制。 Verilog HDL 的行為描述語句，如條件語句、賦值語句和循 環(huán)語句等。用戶定義原語 （ UDP） 創(chuàng)建的靈活性。 PLI 是允許外部函數(shù)訪問 Verilog HDL模塊內(nèi)信息，允許設(shè)計者與模擬器交互的例程集合。 1． 創(chuàng)建工程準備工作 任何一項設(shè)計都是一項工程 （ Project） ,都必須 首先為此工程建立一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾。 在建立了文件夾后就可以將設(shè)計文件通過 QuartusⅡ 的設(shè)計文本編輯器進行編輯并存盤，步驟如下： 新建一個文件夾。打開 QuartusⅡ ，選擇 FileNew 命令。 圖 31 語言選擇 圖 32 輸入源程序 大連交通大學 2020 屆本科生畢業(yè)設(shè)計（論文） 20 文件存盤。出現(xiàn)如圖 33 所示窗口時選擇“是”按鈕，則直接進入創(chuàng)建工程流程。按上述如圖 33所示點擊“是”按鈕后會出現(xiàn)如圖 34 所示窗口，在第二行 “What is the name of this project? ”中點擊后面的“ ? ”按鈕，選擇剛剛編譯好的 conv 文件，然后選擇 “next”按鈕。 如圖 35所示，選擇“ Add All”按鈕，將設(shè)定的工程目錄中的文件加到工程中，然后選擇“ next”按鈕。如圖 36所示， 首先在 Device family 下拉列表中選擇芯片，根據(jù)本次畢業(yè)設(shè)計選擇 CycloneⅡ 系列的 EP2C5Q208C8。然后選擇 “next”按鈕。由于本次畢業(yè)設(shè)計需求需要進行功能仿真，所以要更改 QuartusⅡ的默認設(shè)置。 圖 37 仿真模式的選擇 （ 5） 結(jié)束設(shè)置。 圖 38 結(jié)束設(shè)置 大連交通大學 2020 屆本科生畢業(yè)設(shè)計（論文） 23 （ 1）選擇 FPGA 目標芯片。 圖 39 選擇芯片 （ 2） 選擇配置器件的工作方式。 圖 310 器件引腳“通用”選項 選擇配置器件和編程方式。在 Configuration 選項卡 中選擇配置器件型號為 EPCS4。如圖 312 所示選中 Unused Pin 選項卡，在 Resreve all unused pins 后的框中選擇 “As input tristated”保持不用的 IO 口滿足三態(tài)輸入。 CRC（循環(huán)冗余校驗碼）的 FPGA 實現(xiàn) 例如： 實現(xiàn) CRC16 碼 ， CRC16 碼采用的生成多項式為 G(x)= X16+x15+x2+1,其邏輯實現(xiàn)結(jié)構(gòu)如 下 圖所示。此時， 16 位移位寄存器的內(nèi)容就是該組數(shù)據(jù)的 CRC16 的校驗位。 +A [ 3 . . 0 ]B [ 3 . . 0 ]A D D E RD QP R EE N AC L RD QP R EE N AC L RDE N AQP R EC L R=A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]E Q U A LSELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1 t [ 3 . . 0 ]crc_ e n c[ 0 ]crc_ e n c[ 2 ]crc_ e n c[ 1 5 ]cl kxcrc_ scrc_ re g [ 1 5 . . 0 ] t ~[ 3 . . 0 ]4 39。 h 0 0 0 0 0 0 0 3 2 39。 h 0 0 0 0 A d d 04 39。 驗證 0000001010101000 1000010101010101 crcenc[15]=crcreg[14]⊕ crcreg[15]⊕ x。即 000001010101=00000110100101 滿足； crcenc[2]=crcreg[1]⊕ crcreg[15]⊕ x。即 1=0⊕ 1滿足。 cl kr e se tst a t e . s0st a t e . s1st a t e . s2st a t e . s3xs3s2s1s0cl kcl k 1n e x t _ st a t e : s0n e x t _ st a t e : s1n e x t _ st a t e : s2n e x t _ st a t e : s3r e se ts3s2s1s0DE N AQP R EC L R010D QP R EE N AC L RS E L [ 3 . . 0 ]D A T A [ 3 . . 0 ]O U TS E L E C T O RS E L [ 3 . . 0 ]D A T A [ 3 . . 0 ]O U TS E L E C T O R01DE N AQP R EC L RSELD A T A AD A T A BO U T 0M U X 2 1n e x t _ s t a t es t a t ecl k1cl k1 ~0e n c_ o u t [ 1 . . 0 ]Se l e ct o r4Se l e ct o r5y ~0y ~r e g 0e n c_ o u t ~[ 1 . . 0 ]2 39。 驗證輸入 10111 輸出 11,10,00,01,10,01,11 由（ 2,1,2）編碼器可知兩個脈沖沖激響應(yīng) g0 =(111) g1=(101) 將兩個沖激響應(yīng)進行交織構(gòu)成生成矩陣 gg 1000 gg 1101 gg 1202 gg1000 gg 1101 gg 1202 G= gg 1000 gg 1101 gg 1202 gg1000 gg 1101 gg 1202 gg1000 gg 1101 gg 1202 C=UG=[1 0 1 1 1] 1 1 1 0 1 1 =[11 10 00 01 10 01 11] 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 與仿真結(jié)果相吻合，所以正確。 QuartusⅡ 得到如圖所示的 RTL 結(jié)構(gòu) 。 h 1 t [ 3 . . 0 ]D 1 [ 3 . . 0 ]D 1 ~1D 1 ~4D 1 ~6D 1 ~8D 1 ~9D 1 ~1 0D 1 ~1 1D 1 ~1 2Eq u a l 04 39。 h 8 Eq u a l 24 39。 h 0 t ~[ 7 . . 4 ]4 39。 h 0 x _ i n ~[ 1 1 . . 8 ]4 39。 驗證輸入 [1 2 3 4 5 6 7 8] 輸出 [1 2 3 4 5 6 7 8 8 0]。碼元符號取自域 GF(24)即 m=4。 輸入符號為 [1 2 3 4 5 6 7 8]，則信息段多項 d(x)=x7+2x6+3x5+4x4+5x3+6x2+7x+8；由于碼元取自 域 GF(24)，所以一個符號可以由 4個比特表示， x2d(x)的二進制表示為 [0001 0010 0011 0100 0101 0110 0111 1000 0000 0000]。 大連交通大學 2020 屆本科生畢業(yè)設(shè)計（論文） 31 結(jié) 論 信道編碼技術(shù)是移動通信中提高系統(tǒng)傳輸數(shù)據(jù)可靠性的有效方法， 若干年來，隨著通信技術(shù)的發(fā)展和實際應(yīng)用的不斷增加，人們一直在努力尋找能夠更加先進的 CDMA 移動通信系統(tǒng)的信道編碼技術(shù)，從早期的分組碼、代數(shù)碼到 Turbo 碼、 LDPC 碼，它們的優(yōu)異性能及其在信息可靠性傳輸中有著良好的應(yīng)用前景，例如光通信、深空通信 、 第四代移動通信、高速與甚高速數(shù)字用戶線等，這些已成為 當今信道編碼領(lǐng)域最矚目的研究熱點 [15]。 FPGA 及其應(yīng)用技術(shù)在全世界范圍內(nèi)，成為了電子系統(tǒng)設(shè)計領(lǐng)域的熱門技術(shù)。 信道編碼技術(shù)是一個 具有挑戰(zhàn)性的課題，而 FPGA是一個正在發(fā)展和完善的技術(shù) 。 大連交通大學 2020 屆本科生畢業(yè)設(shè)計（論文） 32 謝 辭 時光 飛逝，轉(zhuǎn)眼間我的大學學習生活就要結(jié)束了， 一個新的起點即將開始。在整個畢業(yè)設(shè)計過程中，宗老師總是非常和藹的給予我很多幫助，不但幫助我查詢相關(guān)資料指導我的理論學 習，而且還在生活中給了我無微不至的關(guān)心和愛護，讓我能夠及時的調(diào)整自己積極的進行研究。 感謝父母在我的成長道路上付出的辛勤勞動，他們的支持是我不斷前進的動力。 最后感謝答辯組的所有老師們！ 大連交通大學 2020 屆本科生畢業(yè)設(shè)計（論文） 33 參考文獻 [1] 薛小剛 .Xilinx ISE FPGA/CPLD 設(shè) 計指南 [M].北京：人民郵電出版社， 2020. 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