【正文】 encode iS port(rst :in std_logic。 基準時鐘信號 ss : in std_logic。 輸入選擇信號 Date_in: in std_logic。 en_out: buffer std_logic)。Architecture behave of encode isSignal tem_register: std_logic_vector(5 downto 0)。Signal in_counter: std_logic。Signal odd_bit: std_logic。process(rst,clk) begin if rst=39。then tem_register=000000。 in_counter=39。 odd_bit =39。 bit_temp=39。 en_out=39。 各信號初始化 elsif(clk39。139。139。039。139。 命令同步字產生 else tem_register=000111。 elsif counter=100110then if odd_bit=39。then tem_register(5)=39。 else tem_register(5)=39。 end if。139。139。039。 else tem_register(5 downto 1)=tem_register(4 downto 0)。039。139。139。039。 else tem_register(0)=39。 bit_temp=39。 對輸入數(shù)據(jù)進行編碼 end if。 end if。 end if。139。 odd_bit =39。 en_out=39。 end if。 end if。end behave。輸入端口有時鐘信號、復位信號、輸入使能信號、串行輸入信號端、和編碼信號輸出端及輸出使能信號。 新建工程文件encode 單擊Finish按鈕完成encode工程的新建。選擇File→New命令或是單擊新建圖標，在彈出的New對話框中選擇VHDL File選項，單擊OK按鈕。 并串轉換VHDL代碼輸入在輸入完代碼以后，就保存當前文件，點保存快捷方式，命名為p_to_s文件名。接下來就是對并串轉換進行編譯。 并串轉換編譯結果工程編譯成功后，必須對其功能和時序特性進行仿真測試，以了解設計結果是否滿足原設計要求。新建波形文件進行仿真，選擇File→New命令或是單擊新建圖標，選擇Vector Waveform File項。 添加端口對話框 Node Finder選擇對話框list按鈕，再點擊》按鈕，最后點OK按鈕。然后就是設置端口的波形。然后加載之前創(chuàng)建的波形文件”p_to_s“。創(chuàng)建完網(wǎng)表文件之后就可以點擊start按鈕。 并串轉換結果分析圖在datain端口中輸入1101001110100110十六位的并行數(shù)據(jù)。139。039。在同一個工程文件下，建立曼徹斯特編碼模塊。 （a） 曼徹斯特編碼器代碼輸入42 （b） 曼徹斯特編碼器代碼輸入 在輸入完代碼以后，就保存當前文件，點保存快捷方式，命名為encode文件名。 曼徹斯特編碼器編譯在編譯成功后，必須對其功能和時序特性進行仿真測試，以了解設計結果是否滿足原設計要求。 曼徹斯特編碼仿真結果 曼徹斯特編碼結果分析 中的結果可以看出一個字的長度為20位，date_in的兩個時鐘周期電平為一個數(shù)據(jù)比特，從電平中可以看出輸入為1101001110100110。而后面的16位數(shù)據(jù)位為1101001110100110。上圖中兩個時鐘周期為一個數(shù)據(jù)比特，上跳變?yōu)椤?’，下跳變?yōu)椤?’。 在完成上述的兩個模塊的仿真和運行以后進行總體的功能仿真。 并串轉換器封裝創(chuàng)建結果然后再新建原理圖文件。在原理框圖文件的空白處，雙擊鼠標左鍵，在彈出的Symbol對話框中選擇Project→encode模塊,。同理放入p_to_s模塊,。保存原理框圖文件為。首先點擊quartusⅡ中的project ，再點右鍵選擇set as toplevel entity，再按編譯按鈕。編輯波形文件再保存，保存名為mancodec。然后加載之前創(chuàng)建的波形文件mancodec。創(chuàng)建完網(wǎng)表文件之后就可以點擊start按鈕。 系統(tǒng)輸出結果分析圖，date_in的兩個時鐘周期電平為一個數(shù)據(jù)比特，在datain中有十六位數(shù)據(jù)線。前面3位為同步字頭，111000為同步字頭。因為數(shù)據(jù)位有9個‘1’所以輸出的奇偶校驗位為‘0’。 從上面分析可以看出設計出曼徹斯特編碼器滿足曼徹斯特編碼的要求。滿足了課題規(guī)定中的任務書的要求。在畢設的過程中，我參考了很多教材和網(wǎng)上的資料。 目前，1553B總線協(xié)議正被越來越多的軍用與民用客戶所接受。在接下來的工作中，我們還可以運用類似的設計思路進行曼碼解碼器的開發(fā)，使之成為完整的1553B協(xié)議曼徹斯特編/解碼體系結構。工業(yè)出版社．2005．航空電子綜合化系統(tǒng)[M]．北京：北京航空航天大學出版社，199012. Data Device Corporation．MILSTD1 553 DESIGNER′S GUIDE[Z].199813. Xilinx FPGA Family：Complete Data Sheet [EB/OL].：//，200814. Condor Engineering Inc．MILSTD1 553 Tutorial[Z].200015. lan Moir,Allan Seabridge．Military avionics systems[M]．WileyLtd 2006致謝時光飛逝，四年的大學學習生活即將結束，我也即將走向工作崗位和社會。對知識的渴望讓我付出過很多也得到了很多，為了考研同學們總是早出晚回，雖然考研沒有考上，但是我并沒有灰心。我相信在以后工作的日子里我會走得更遠，對專業(yè)的熱情和執(zhí)著是我一直學習的動力，在四年的學習生活中每當我遇到困難時都有人支持我、幫助我，是同學和老師的鼓勵我，在這里我要對他們的表示感謝!首先我要感謝我的畢業(yè)設計指導老師鄒瓊博士。在論文的選題、資料查詢、課題研究和文章撰寫的每一個環(huán)節(jié)，我都得到鄒瓊老師的悉心指導和幫助。還有她的研究生肖明學長給了我很大的幫助，沒有他們我的畢業(yè)設計不可能這么快的完成。我愿借此機會向這位良師益友表示衷心的感謝!也向所有我的任課老師們表示感謝!我會在未來的工作過程中，以更加優(yōu)秀的成績來答謝這些關心、幫助和支持我的所有老師、家人、同學和朋友們。 附錄A程序清單A1串并轉換：library ieee。use 。entity p_to_s isport(sl,clkl:in std_logic。 q:out std_logic)。architecture behav of p_to_s issignal tmpreg:std_logic_vector(15 downto 0)。process(sl,clkl)begin if(clkl39。139。039。 else for i in 15 downto 1 loop tmpreg(i)=tmpreg(i1)。 tmpreg(0)=39。 end if。end process。程序清單A2曼徹斯特編碼：LIBRARY IEEE。USE 。Entity encode iS port(rst :in std_logic。 基準時鐘信號 ss : in std_logic。 輸入選擇信號 Date_in: in std_logic。 en_out: buffer std_logic)。Architecture behave of encode isSignal tem_register: std_logic_vector(5 downto 0)。Signal in_counter: std_logic。Signal odd_bit: std_logic。process(rst,clk) begin if rst=39。then tem_register=000000。 in_counter=39。 odd_bit =39。 bit_temp=39。 en_out=39。 各信號初始化 elsif(clk39。139。139。039。139。 命令同步字產生 else tem_register=000111。 elsif counter=100110then if odd_bit=39。then tem_register(5)=39。 else tem_register(5)=39。 end if。139。139。039。 else tem_register(5 downto 1)=tem_register(4 downto 0)。039。139。139。039。 else tem_register(0)=39。 bit_temp=39。 對輸入數(shù)據(jù)進行編碼 end if。 end if。 end if。139。 odd_bit =39。 en_out=39。 end if。 end if。end behav